Pat
J-GLOBAL ID:200903064826010863
半導体記憶装置
Inventor:
Applicant, Patent owner:
Agent (6):
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 村松 貞男
, 橋本 良郎
Gazette classification:公開公報
Application number (International application number):2003291491
Publication number (International publication number):2005063547
Application date: Aug. 11, 2003
Publication date: Mar. 10, 2005
Summary:
【課題】電源投入後のデータの初期読み出し時におけるECC 制御回路のシンドローム生成回路によるデータの誤訂正を防止でき、ソフトエラーに対して正しくデータを訂正し得る半導体記憶装置を提供する。【解決手段】指定されたアドレスにデータを格納するための複数のメモリ領域を有するデータ用メモリ11と、データ用メモリと同じアドレス空間を有し、データ用メモリの各メモリ領域に格納されている各データをそれぞれ訂正することが可能なエラー訂正コードを記憶するためのコード用メモリ12と、データ用メモリおよびコード用メモリを制御するECC 制御回路13と、電源投入後にデータ用メモリの各メモリ領域に対して最初にアクセスする場合には、読み出したデータに対するデータの訂正機能を無効にする制御回路14とを具備する。【選択図】図1
Claim (excerpt):
指定されたアドレスにデータを格納するための複数のメモリ領域を有するデータ用メモリと、
前記データ用メモリと同じアドレス空間を有し、前記データ用メモリの各メモリ領域に格納されている各データをそれぞれ訂正することが可能なエラー訂正コードを記憶するためのコード用メモリと、
エラー訂正コード生成回路とシンドローム生成回路とエラー訂正コードデコード回路を有し、前記データ用メモリの任意のメモリ領域にデータ書き込みが行われる際、当該書き込み前に前記メモリ領域から読み出されたデータに対してエラー訂正コードを生成し、このエラー訂正コードを前記メモリ領域に対応するコード用メモリから読み出されたエラー訂正コードと比較してエラー判別・訂正処理を行うエラー訂正コード制御回路と、
電源投入後に前記データ用メモリの各メモリ領域に対して最初にアクセスする際に、各メモリ領域毎に読み出されたデータに対する前記エラー訂正コード制御回路によるエラー訂正機能を無効にするECC 機能無効制御回路
とを具備することを特徴とする半導体記憶装置。
IPC (5):
G11C29/00
, G01R31/28
, G11C11/41
, G11C11/413
, H03M13/15
FI (6):
G11C29/00 631C
, H03M13/15
, G11C11/34 341C
, G11C11/34 W
, G01R31/28 B
, G01R31/28 V
F-Term (27):
2G132AA00
, 2G132AA08
, 2G132AB01
, 2G132AC03
, 2G132AD06
, 2G132AK09
, 2G132AK29
, 2G132AL11
, 5B015HH05
, 5B015JJ11
, 5B015MM07
, 5B015NN02
, 5B015NN09
, 5J065AA01
, 5J065AC03
, 5J065AD03
, 5J065AE06
, 5J065AF02
, 5J065AG02
, 5J065AH05
, 5J065AH07
, 5J065AH15
, 5J065AH17
, 5L106AA02
, 5L106BB12
, 5L106DD21
, 5L106FF08
Patent cited by the Patent:
Cited by applicant (2)
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ECC機能検証回路及びECC機能検証方法
Gazette classification:公開公報
Application number:特願平11-042203
Applicant:日本電気エンジニアリング株式会社
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特開昭63-167500
Cited by examiner (1)
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