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J-GLOBAL ID：200903064828715058

半導体パッケージ構造及びその製造方法

Inventor： 小林 吉伸
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 菅野 中
Gazette classification：公開公報
Application number (International application number)：1992316609
Publication number (International publication number)：1994151635
Application date： Oct. 30, 1992
Publication date： May. 31, 1994
Summary：

【要約】【目的】 チップ部品を直接グリーンシート積層体内に実装することにより、チップ部品の信頼性及び高精度を向上させる。【構成】 グリーンシート1,2,3の積層体のキャビティ2a,3a内にチッブ部品5を投入し、上部をグリーンシート6で覆うことにより、積層体内に実装し、さらに上下方向より加熱,加圧することにより、チップ部品5の電極とグリーンシート内に形成した配線パターン4とを接続することにより、電気回路を構成する。

Claim (excerpt)：

チップ部品と、グリーンシート積層体との組合せからなる半導体パッケージ構造であって、チップ部品は、グリーンシート積層体のキャビティ内に埋設して実装されたものであり、グリーンシート積層体は、チップ部品の実装用キャビティが設けられ、該キャビティ内面にチップ部品の電極と接触する配線パターンを有し、チップ部品を取囲んで該チップ部品を封止するものであることを特徴とする半導体パッケージ構造。

IPC (2)：

H01L 23/12 ,  H01L 23/13

FI (3)：

H01L 23/12 F ,  H01L 23/12 N ,  H01L 23/12 C

Patent cited by the Patent：

Cited by examiner (2)

• 特表昭62-501882
  
• 特開昭61-129835