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J-GLOBAL ID：200903065069457282
半導体記憶装置
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992153482
Publication number (International publication number)：1993342858
Application date： Jun. 12, 1992
Publication date： Dec. 24, 1993
Summary：
【要約】【目的】ウェハー状態あるいはパッケージに封入した後の状態のDRAMに所望の直流電圧ストレステストモードを設定する場合に、電圧ストレステスト専用パッドを必要とせず、通常動作モードに必要とされる回路以外の回路を極力無くし、チップ面積の増大を抑制する。【構成】DRAM回路10の通常動作時に使用される外部端子の一部から入力する所定の信号に基ずいて電圧ストレステストモード信号を発生する回路20と、この回路からのテストモード信号を受け、リフレッシュ用アドレスカウンタ4の出力信号の全てを同一レベルに固定することにより、ワード線駆動回路8が全てのワード線を同時に駆動するように制御する制御回路21とを具備することを特徴とする。
Claim (excerpt)：
DRAM回路と、上記DRAM回路の通常動作時に使用される外部端子の一部から入力する所定の信号に基ずいて電圧ストレステストモード信号を発生する電圧ストレステストモード信号発生回路と、この電圧ストレステストモード信号発生回路からのテストモード信号を受け、前記DRAM回路のリフレッシュ用アドレスカウンタの出力信号の全てを同一レベルに固定することにより、DRAM回路のワード線駆動回路が全てのワード線を同時に駆動するように制御する制御回路とを具備することを特徴とする半導体記憶装置。
IPC (2)：
G11C 11/401
, G11C 29/00 303
