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J-GLOBAL ID：200903065113802855

半導体メモリ装置

Inventor：
池田 豊

About 池田 豊


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992010924
Publication number (International publication number)：1993205472
Application date： Jan. 24, 1992
Publication date： Aug. 13, 1993
Summary：
【要約】【構成】 ボンディングオプションの方法を用いることにより、同時に活性化されるべきセンスアンプの数を選択できる改善されたDRAMが開示される。ボンディングオプション回路11からの出力信号/φA がカラムインターロック解除回路7に与えられる。同時に活性化されるべきセンスアンプの数が多い動作モードが選択される場合では、カラムインターロック解除信号/φが遅延され、列デコーダ3の能動化が遅延される。【効果】 同時に活性化されるべきセンスアンプの数が多い動作モードにおいて、列デコーダ3の能動化が遅延され、IOゲート回路16の導通タイミングが遅延される。これにより、センスアンプ15がビット線間の電位差を十分に増幅できるので、データ読出における誤りが防がれる。
Claim (excerpt)：
複数のビット線と、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のビット線から出力されたデータ信号を伝送するデータ線と、外部から与えられる列アドレス信号をデコードする列デコーダ手段と、各々が前記データ線と前記複数のビット線の対応する1本との間に接続され、前記列デコーダ手段から出力される出力信号に応答して選択的にオンされる複数のスイッチング手段と、外部から与えられる状態制御信号に応答して、前記列デコーダ手段を能動化する能動化手段と、同時に活性化されるべき前記複数のセンスアンプの数を決定するセンスアンプ数決定手段と、前記センスアンプ数決定手段から出力される出力信号に応答して、前記能動化手段による前記列デコーダ手段の能動化タイミングを遅延させる能動化遅延手段とを含む、半導体メモリ装置。
IPC (2)：
G11C 11/409 ,  G11C 11/41
FI (2)：
G11C 11/34 353 E ,  G11C 11/34 301 E
Patent cited by the Patent：
Cited by examiner (5)
  • 特開平4-003390
  • 特開平4-003390
  • 特開昭52-138341
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