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J-GLOBAL ID：200903065121067730
PLL回路
Inventor：
Applicant, Patent owner：
Agent (1)：
谷 義一
Gazette classification：公開公報
Application number (International application number)：1992302226
Publication number (International publication number)：1994152401
Application date： Nov. 12, 1992
Publication date： May. 31, 1994
Summary：
【要約】【目的】 ゲインを調節して製造時のばらつきを補償し、ループ帯域を一定にする。【構成】 電圧制御発振器2が、ループフィルタ3の出力電圧を電流に変換する電圧-電流変換器2Aと、位相比較器1に出力信号を与える電流制御発振器2Bと、電圧-電流変換器2Aから電流制御発振器2Bに供給する電流を調節するゲイン調節器2Cとを有することを特徴とする。
Claim (excerpt)：
電圧制御発振器と、入力信号の位相と前記電圧制御発振器の出力信号の位相とを比較する位相比較器と、該位相比較器の出力信号を入力して前記電圧制御発振器へ制御電圧を出力するループフィルタとから構成されるPLL回路において、前記電圧制御発振器は、前記ループフィルタの出力電圧を電流に変換する電圧-電流変換器と、前記位相比較器に前記出力信号を与える電流制御発振器と、前記電圧-電流変換器から前記電流制御発振器に供給する電流を調節するゲイン調節器とを有することを特徴とするPLL回路。
IPC (2)：
FI (2)：
H03L 7/08 F
, H03L 7/08 E
