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J-GLOBAL ID：200903065339318107
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993281412
Publication number (International publication number)：1995135162
Application date： Nov. 10, 1993
Publication date： May. 23, 1995
Summary：
【要約】【目的】 半導体装置の製造プロセスにおいて、堆積した膜を平担化する過程を行なった後にも、半導体基板上の平面的な位置合わせ精度の良好な写真蝕刻過程を実現する。【構成】 半導体基板上に形成された第1の膜に、位置合わせ用溝を含むパターンを形成する第1の写真蝕刻過程と、上記第1の膜の溝を埋込材で埋込み、膜の表面を平坦化する平坦化過程と、平坦化された上記第1の膜のうちの上記位置合わせ用溝内の埋込材を除去して溝の段差を再形成する埋込材除去過程と、上記第1の膜上に第2の膜を形成する過程と、上記第1の膜に存在する位置合わせ用溝によって上記第2の膜表面に生ずる段差を位置合わせに利用して、上記第2の膜をパターニングする第2の写真蝕刻過程と、を備える。【効果】 平担化された膜に対して、その平担度と無関係に精度良くマスク等の位置合わせを行なうことができ、膜の平坦化プロセスを含む半導体製造プロセスにおけるパターンの整合をより正確にすることが可能となる。
Claim (excerpt)：
半導体基板上に形成された第1の膜に、位置合わせ用溝を含むパターンを形成する第1の写真蝕刻過程と、前記第1の膜の溝を埋込材で埋込み、膜の表面を平坦化する平坦化過程と、平坦化された前記第1の膜のうちの前記位置合わせ用溝内の埋込材を除去して溝を再形成する埋込材除去過程と、前記第1の膜上に第2の膜を形成する過程と、前記第1の膜に存在する位置合わせ用溝によって前記第2の膜表面に生ずる段差を位置合わせに利用して、前記第2の膜をパターニングする第2の写真蝕刻過程と、を含む半導体装置の製造方法。
IPC (2)：
H01L 21/027
, H01L 21/768
H01L 21/30 502 M
, H01L 21/90 C
