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J-GLOBAL ID：200903065772185197

キャッシュ・コントローラ

Inventor： ジーン・ダブリュー・シェーン ,  ジェームス・エス・ゴラブ ,  ウィリアム・シー・モイヤー
Applicant, Patent owner： モトローラ・インコーポレイテッド
Agent (1)： 本城 雅則 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993029685
Publication number (International publication number)：1993282203
Application date： Jan. 27, 1993
Publication date： Oct. 29, 1993
Summary：

【要約】 (修正有)【目的】データ・メモリ内の所定のアドレス位置が同時にアクセスされたときの衝突を効率的に処理する。【構成】キャッシュ・コントローラはキャッシュ制御論理回路34と、タグ・ユニット36からなる。タグ・ユニット36では検索タグ・キャッシュとデータ・タグ・キャッシュとがそれぞ各々、被検索値または被アクセス・データ値がデータ・キャシュ・ユニット26内に記憶されているか否かを表す。ステータス・ビット・アレイは検索およびデータ・タグ・キャッシュのステータス情報を記憶するように構成し、衝突が起こるとステータス情報は両タグ・キャッシュ間で「順送り」される。さらに、それぞれのアクセスのタイミングを変更し、ステータス情報をより簡単に「順送り」させる。

Claim (excerpt)：

キャッシュ・コントローラ(36)であって:前記キャッシュ・コントローラを第1バスに結合する第1バス・インターフェース手段(34,38);前記キャッシュ・コントローラを第2バスに結合する第2バス・インターフェース手段(34,44);前記第1バス・インターフェース手段に結合された第1キャッシュ・タグ・メモリ・アレイ(40)であって、前記第1キャッシュ・タグ・メモリ・アレイは所定の数のエントリによって構成され、各エントリが前記キャッシュ・コントローラに外付けされているデータ・メモリ・アレイ内の独自のエントリに対応する第1キャッシュ・タグ・メモリ・アレイ(40);前記第2バス・インターフェース手段に結合された第2キャッシュ・タグ・メモリ・アレイ(42)であって、前記第2キャッシュ・タグ・メモリ・アレイは所定の数のエントリによって構成され、各エントリが前記データ・メモリ・アレイ内の独自のエントリに対応する第2キャッシュ・タグ・メモリ・アレイ(42);および前記の第1および第2キャッシュ・タグ・メモリ・アレイに結合されたステータス・メモリ・アレイ(41)であって、前記ステータス・メモリ・アレイは所定の数のエントリによって構成され、各エントリが前記第1キャッシュ・タグ・メモリ・アレイ内の独自のエントリと、前記第2キャッシュ・タグ・メモリ・アレイ内の独自のエントリとに対応するステータス・メモリ・アレイ(41);によって構成されることを特徴とするキャッシュ・コントローラ(36)。

IPC (2)：

G06F 12/08 ,  G06F 15/16 320

Patent cited by the Patent：

Cited by examiner (4)

• 特開平3-282753
  
• 特開平2-022757
  
• 特開昭63-223846
  
• 特開昭63-195752