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J-GLOBAL ID：200903065790521951

デルタ・シグマ変調回路

Inventor： 志村 秀吉
Applicant, Patent owner： 松下電器産業株式会社
Agent (1)： 滝本 智之 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995134930
Publication number (International publication number)：1996330967
Application date： Jun. 01, 1995
Publication date： Dec. 13, 1996
Summary：

【要約】【目的】 半導体集積回路の製造工程の精度に影響されにくい、デルタ・シグマ変調回路を提供することを目的とする。【構成】 積分器4,5,6により入力信号そのものについて、前記積分器の特性を利用して3次のノイズ・シェイピングを施す。また、乗算器7,8,9の乗数を適切に設定することにより、加算器12でのオーバ・フローを防止する。

Claim (excerpt)：

アナログ信号をサンプリングすることにより離散時間信号とするサンプリング手段と、前記離散時間信号を1サンプル時間遅延して出力する第1の遅延器と、入力信号を反転した信号と前記第1の遅延器の出力信号とを加算する第1の加算器と、前記第1の加算器の出力信号を積分する複数の積分器と、前記複数の積分器それぞれに対応して配置されかつ積分器の出力信号を乗算する複数の乗算器と、前記サンプリング手段の出力信号と前記複数の乗算器の出力信号とを加算する第2の加算器と、前記第2の加算器の出力信号をディジタル信号に変換するA/D変換器と、前記A/D変換器の出力信号を1サンプル時間遅延して出力する第2の遅延器と、前記第2の遅延器の出力信号をアナログ信号に変換しそのアナログ信号を前記第1の加算器に前記入力信号として供給するD/A変換器とを備え、前記複数の積分器は、後段に配置される積分器が前段の積分器の出力信号を積分するように配置したことを特徴とするデルタ・シグマ変調回路。