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J-GLOBAL ID：200903065881192829

薄膜トランジスタマトリツクスの製造方法

Inventor： 川井 悟
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1991305090
Publication number (International publication number)：1993144840
Application date： Nov. 20, 1991
Publication date： Jun. 11, 1993
Summary：

【要約】【目的】 薄膜トランジスタマトリックスの製造方法に関し,マスク数を減らして製造工程を簡略化し製造コストを低減することを目的とする。【構成】 透明絶縁性基板1上にゲート電極2,ゲート絶縁膜4,動作半導体膜5, チャネル保護層6aが順次積層され,チャネル保護層6aの両側にソース電極8aとドレイン電極8bが配置され,ソース電極に接続する画素電極が配置された薄膜トランジスタマトリックスの製造において,動作半導体膜5及びチャネル保護層6a全面に一導電型不純物を含む透明導電膜8を形成し,透明導電膜8から一導電型不純物を動作半導体膜5に拡散させてソース・ドレインを形成する工程と,透明導電膜8上にマスクを形成して透明導電膜8をエッチングし,チャネル保護層6aの片側に透明導電膜8からなるドレイン電極8bを形成し, 他の片側にソース電極と画素電極を兼ねる透明導電膜8からなる兼用電極8aを形成する工程を有するように構成する。

Claim (excerpt)：

ゲートバスラインとドレイン(又はソース)バスラインが絶縁膜を介してマトリックス状に配置され,該ゲートバスラインと該ドレイン(又はソース)バスラインの交点付近に薄膜トランジスタが配置され,該薄膜トランジスタは透明絶縁性基板(1) 上にゲート電極(2) ,ゲート絶縁膜(3) ,動作半導体膜(5) , チャネル保護層(6a)が順次積層され,該チャネル保護層(6a)の両側にソース電極(8a)とドレイン電極(8b)が配置され,該ソース電極(又はドレイン電極)に接続する画素電極が配置された構造を有する薄膜トランジスタマトリックスの製造において,該動作半導体膜(5) 及び該チャネル保護層(6a)全面に一導電型不純物を含む透明導電膜(8) を形成し,該透明導電膜(8) から該一導電型不純物を該動作半導体膜(5) に拡散させてソース・ドレインを形成する工程と,該透明導電膜(8) 上にマスクを形成し,該マスクをマスクにして該透明導電膜(8) をエッチングして該チャネル保護層(6a)の片側に該透明導電膜(8) からなるドレイン電極(又はソース電極)(8b)を形成し, 他の片側にソース電極(又はドレイン電極)と画素電極を兼ねる該透明導電膜(8) からなる兼用電極(8a)を形成する工程を有することを特徴とする薄膜トランジスタマトリックスの製造方法。

IPC (4)：

H01L 21/336 ,  H01L 29/784 ,  G02F 1/136 500 ,  H01L 27/12

Patent cited by the Patent：

Cited by examiner (3)

• 特開平2-196222
  
• 特開昭59-181064
  
• 特開昭62-081064