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J-GLOBAL ID：200903066080746756
複合型半導体積層構造の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993133044
Publication number (International publication number)：1994349731
Application date： Jun. 03, 1993
Publication date： Dec. 22, 1994
Summary：
【要約】【目的】 IV族あるいはIII-V族格子不整合基板上にIII-V族化合物半導体層を接合法で形成する際の熱処理温度を大幅に低減する。【構成】 Si基板1上にGaAsバッファ層2、第一のInPコンタクト層3を順次形成する。一方、InP基板4上にはInGaAsスペーサ層5、InPデバイス層6、第二のInPコンタクト層7を順次形成する。次にSi基板1およびInP基板4上の積層構造を第一および第二のInPコンタクト層3、7を介して表面同士で重ね合わせ、熱処理を行いながら圧着する。最後にInP基板4およびInGaAsスペーサ層5を除去してInPデバイス層6の表面を露出させる。
Claim (excerpt)：
第一の半導体基板上に直接、あるいは第一のIII-V族化合物半導体層を挟んで第一のIn系III-V族化合物半導体コンタクト層を成長する工程と、第二の半導体基板上に直接、あるいは第二のIII-V族化合物半導体層を挟んで第二のIn系III-V族化合物半導体コンタクト層を成長する工程と、前記第一、および第二のIn系III-V族化合物半導体コンタクト層を介して前記第一、および第二の半導体基板上の積層構造どうし圧着する工程とを少なくとも有することを特徴とする複合型半導体積層構造の製造方法。
IPC (2)：
Patent cited by the Patent：
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