Pat

J-GLOBAL ID：200903066137038400

アクティブクランプを備えたパワーMOSFET回路

Inventor： ポール・ジョセフ・ウォーダクジック ,  フレデリック・ピーター・ジョーンズ ,  ジョン・マーニング・セッビジ・ネイルソン ,  ジョセフ・アンドリュー・エディナック
Applicant, Patent owner： ハリス・コーポレーション
Agent (1)： 平田 忠雄 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991317563
Publication number (International publication number)：1994104444
Application date： Nov. 05, 1991
Publication date： Apr. 15, 1994
Summary：

【要約】 (修正有)【目的】 電源と負荷との間の直接短縮、ドレインの過大電圧状態、静電放電に対するプロテクト用の回路を備えたパワーMOSFET回路を提供する。【構成】 本発明に係るパワーMOSトランジスタは、ソース,ドレイン及びゲートの各電極を備えたパワーMOSトランジスタにおいて、第1及び第2の表裏両面を備えた一導電型の半導体基板と;この基板の両面の間に形成されたドレイン領域と;基板の第1の面から当該基板中に延設された逆導電型の複数のスペースボディ領域と;各ボディ領域内において第1の面から基板中に延設され、これら各領域と各ボディ領域とのインターフェースが、第1の面における各ボディ領域とドレイン領域とのインターフェースから離れ、これらの間にチャネル領域を形成する一導電型のソース領域とを備えている。導体ゲートが、チャネル領域にまたがって形成され、第1の面を被覆,絶縁する。電流制限回路2が、導体電極とゲート電極との間に接続され、また、電圧制限回路4がドレイン電極とゲート電極との間に接続されている。

Claim (excerpt)：

ソース,ドレイン及びゲートの各電極を備えたパワーMOSトランジスタにおいて、第1及び第2の表裏両面を備えた一導電型の半導体基板と、前記基板の両面の間に形成されたドレイン領域と、前記基板の第1の面から当該基板中に延設された逆導電型の複数のスペースボディ領域と、前記各ボディ領域内において前記第1の面から前記基板中に延設され、これら各領域と各ボディ領域とのインターフェースが、前記第1の面における各ボディ領域とドレイン領域とのインターフェースから離れ、これらの間にチャネル領域を形成するため一導電型のソース領域と、前記第1の面を被覆,絶縁し、前記チャネル領域にまたがって形成された導体ゲートと、前記ゲート電極を被覆,絶縁し、少なくとも前記ソース領域の1つの部分と接触する導体電極と、前記導体電極とゲート電極との間に接続された電流制限回路と、前記ドレイン電極とゲート電極との間に接続された電圧制限回路とを備えたことを特徴とするパワーMOSトランジスタ。

IPC (3)：

H01L 29/784 ,  H01L 27/02 ,  H01L 27/06

FI (2)：

H01L 29/78 321 K ,  H01L 27/06 311 C

Patent cited by the Patent：

Cited by examiner (3)

• 特開平1-105570
  
• 特開平1-185971
  
• 特開平2-177476