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J-GLOBAL ID：200903066161582618

論理回路

Inventor： 藤井 孝治
Applicant, Patent owner： 日本電信電話株式会社
Agent (1)： 長尾 常明
Gazette classification：公開公報
Application number (International application number)：1995313751
Publication number (International publication number)：1997135163
Application date： Nov. 08, 1995
Publication date： May. 20, 1997
Summary：

【要約】【課題】 入力端子の負荷容量を低減し信号伝搬速度を高速化する。【解決手段】 入力端子1、2が個別的に接続され電源端子4と出力端子3との間に直列接続されたエンハンスメント型のpMOSトランジスタP1、P2、出力端子にソースが共通接接続されゲートが入力端子1、2に個別的に接続され且つゲートとドレインが相互にクロス接続されたエンハンスメント型のnMOSトランジスタN1、N2からなる。

Claim (excerpt)：

ゲートを第1の入力端子に接続しソースを高電位電源端子に接続したエンハンスメント型の第1のpMOSトランジスタと、ゲートを第2の入力端子に接続しソースを上記第1のpMOSトランジスタのドレインに接続しドレインを出力端子に接続したエンハンスメント型の第2のpMOSトランジスタと、ソースを上記出力端子に接続しドイレンを上記第1の入力端子に接続し、ゲートを上記第2の入力端子に接続したエンハンスメント型の第1のnMOSトランジスタと、ソースを上記出力端子に接続しドイレンを上記第2の入力端子に接続し、ゲートを上記第1の入力端子に接続したエンハンスメント型の第2のnMOSトランジスタと、を具備することを特徴とする排他的論理和否定回路。

IPC (3)：

H03K 19/21 ,  H03K 19/017 ,  H03K 19/0944

FI (3)：

H03K 19/21 ,  H03K 19/017 ,  H03K 19/094 A