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J-GLOBAL ID：200903066262964627
不揮発性半導体記憶装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
藤巻 正憲
Gazette classification：公開公報
Application number (International application number)：1991246689
Publication number (International publication number)：1993063206
Application date： Aug. 31, 1991
Publication date： Mar. 12, 1993
Summary：
【要約】【目的】 メモリセル部のソース・ドレイン領域を形成するためのPR工程が不要であり、周辺回路部のソース・ドレイン領域とメモリセル部のソース・ドレイン領域とを別々の条件で形成することができ、メモリセル部の浮遊ゲート電極上の絶縁膜と周辺回路部のゲート絶縁膜の膜厚を夫々独立に制御することができる不揮発性半導体記憶装置の製造方法を提供する。【構成】 シリコン基板1上にフィールド酸化膜2、第1の酸化膜3、浮遊ゲート電極4、第2の酸化膜5A,5B、制御ゲート電極6を順次形成する。次に、メモリセル部20のゲート部と周辺回路部21とを覆う部分を残存させて、制御ゲート電極6をパターニングする。次いで、メモリセル部20に不純物を導入し、ソース・ドレイン領域8,9を形成する。その後、第1の層間絶縁膜10を形成した後、周辺回路部21のみを露出させるようにパターニングする。次いで、周辺回路部21に、第3の酸化膜12、ゲート電極13及びソース・ドレイン領域15,16を形成する。
Claim (excerpt)：
メモリセルトランジスタと、周辺回路用トランジスタとを同一基板上に形成する2層ゲート電極構造の不揮発性半導体記憶装置の製造方法において、シリコン基板の表面に素子分離絶縁膜を形成し、メモリセル領域に第1の絶縁膜を形成する工程と、メモリセル領域に第1の電極材料膜をパターン形成する工程と、第2の絶縁膜を形成する工程と、第2の電極材料膜を全面に形成する工程と、周辺トランジスタ領域の全域及びメモリセル領域のゲート電極形成予定領域をマスクして前記第1及び第2の電極材料膜並びに第2の絶縁膜を選択的にエッチングしてメモリセルゲート電極を形成する工程と、前記メモリセルゲート電極をマスクにして基板表面に選択的に不純物を導入し、前記メモリセル領域のソース・ドレイン領域を形成する工程と、メモリセル領域に第1の層間絶縁膜をパターン形成する工程と、前記周辺トランジスタ領域の前記第2の電極材料膜と第2の絶縁膜を除去する工程と、周辺トランジスタ領域に第3の絶縁膜を形成する工程と、周辺トランジスタ領域に第3の電極材料膜を形成しパターニングして周辺ゲート電極を形成する工程と、周辺トランジスタ領域のソース・ドレイン領域を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (3)：
H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
