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J-GLOBAL ID：200903066544512052

パラレル乗算器セルとしてのプログラマブル・ファンクション・ユニット

Inventor： ウィリアム アンソニー オスワルド ,  サトワント シング
Applicant, Patent owner： エイ・ティ・アンド・ティ・アイピーエム・コーポレーション
Agent (1)： 岡部 正夫 (外9名)
Gazette classification：公開公報
Application number (International application number)：1996192622
Publication number (International publication number)：1997050367
Application date： Jul. 23, 1996
Publication date： Feb. 18, 1997
Summary：

【要約】【課題】 パラレル乗算器を構成するためには複数のPFUを必要としていた。【解決手段】 フィールド・プログラマブル・ゲート・アレー(FPGA)は、コンフィギュレーション・ビット・ストリームに応答して様々な機能を生じるための、入力ライン、出力ライン、ルック・アップ・テーブル(LUT)を含む、少なくとも1つのプログラマブル・ファンクション・ユニット(PFU)を含む。第1機能は、第1入力ライン(112)が加算/減算制御信号(加算/減算)を全加算器(124)に接続されたマルチプレクサ(128)に供給する加算器/減算器である。マルチプレクサはデータ・ビット(Bi )かその補数(Bi )のどちらが全加算器に接続されるかを決定する。第2機能は、第1入力ライン(112)がデータ・ビット(Yi )をANDゲートに提供する、全加算器に接続されたANDゲートである。第2機能は、パラレル乗算器のための基本セルを提供する。さらに、第1入力ラインは、PFUの機能によって、一般論理機能のための制御ラインまたはデータ・ラインとして使われる。

Claim (excerpt)：

プログラマブル・ファンクション・ユニット(PFU)を含むフィールド・プログラマブル・ゲート・アレー(FPGA)を含む集積回路であって、PFUが、入力ライン(112)と、出力ライン(120)と、第1機能が生成される時、入力ライン(112)がプログラム可能な構成要素への制御ラインを提供し、第2機能が生成される時、入力ラインがプログラム可能な構成要素へのデータ・ラインを提供する、コンフィギュレーション・ビット(138)・ストリームに応答して少なくとも第1、第2機能を生成するためのプログラム可能な構成要素(128)とを含む、集積回路。

IPC (2)：

G06F 7/00 ,  H03K 19/177

FI (2)：

G06F 7/00 E ,  H03K 19/177