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J-GLOBAL ID：200903066568163644

半導体記憶装置

Inventor： 赤荻 隆男 ,  川嶋 博美 ,  高品 信昭 ,  山下 実 ,  笠 靖 ,  板野 清義
Applicant, Patent owner： 富士通株式会社
Agent (1)： 宇井 正一 (外4名)
Gazette classification：公開公報
Application number (International application number)：1993000304
Publication number (International publication number)：1994203590
Application date： Jan. 05, 1993
Publication date： Jul. 22, 1994
Summary：

【要約】【目的】 フラッシュメモリ等の電気的一括消去型の不揮発性半導体記憶装置に関し、ワード線冗長を有効に導入すると共に、安定した書き込みおよび各ベリファイを可能として、高歩留りで高性能なデバイスの実現を目的とする。【構成】 2n 本のワード線のうち2m 本(n>m)のワード線で構成されるワード線ブロック中のワード線を同時に選択する手段101,102,120 と、前記2m 本のワード線で構成されるワード線ブロック中の2k 本(m>k)で構成されるワード線ブロックを非選択する手段101,102,120 とを具備し、前記2m 本のワード線ブロック中の2k 本のワード線ブロック中のワード線に欠陥がある場合、当該2m 本のワード線ブロック中の2k 本のワード線ブロック中のワード線を非選択すると共に、前記2n 本で構成されるワード線ブロック外に存在する2k 本のワード線で構成されるワード線ブロック中のワード線を選択する101,102,120; 120,130ように構成する。

Claim (excerpt)：

複数の2n 本のワード線(WL)と、複数のビット線(BL)と、該各ワード線および該各ビット線の交差個所にそれぞれ設けられ電気的に外部から閾値電圧を制御できるMISトランジスタで構成された複数の不揮発性のメモリセル(MC)と、選択されたワード線およびビット線の交点に位置するメモリセルにデータを書き込む書き込み回路(106) と、前記メモリセルに保持されたデータを検出して出力するセンスアンプ(107) とを具備する半導体記憶装置であって、前記2n 本のワード線のうち2m 本(n>m)のワード線で構成されるワード線ブロック中のワード線を同時に選択する手段(101,102,120) と、前記2m 本のワード線で構成されるワード線ブロック中の2k 本(m>k)で構成されるワード線ブロックを非選択する手段(101,102,120) とを具備し、前記2m 本のワード線ブロック中の2k 本のワード線ブロック中のワード線に欠陥がある場合、当該2m 本のワード線ブロック中の2k 本のワード線ブロック中のワード線を非選択すると共に、前記2n 本で構成されるワード線ブロック外に存在する2k 本のワード線で構成されるワード線ブロック中のワード線を選択する(101,102,120; 120,130)ようにしたことを特徴とする半導体記憶装置。

IPC (5)：

G11C 29/00 301 ,  G11C 29/00 303 ,  G11C 29/00 ,  G11C 16/06 ,  H01L 27/115

FI (2)：

G11C 17/00 309 F ,  H01L 27/10 434

Patent cited by the Patent：

Cited by examiner (4)

• 特開平3-181095
  
• 特開平4-214300
  
• 特開平4-222994
  
• 特開平3-230566