Pat

J-GLOBAL ID：200903066604854020

半導体集積回路装置およびその製造方法

Inventor： 宿利 章二 ,  黒田 謙一
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1998164638
Publication number (International publication number)：1999354748
Application date： Jun. 12, 1998
Publication date： Dec. 24, 1999
Summary：

【要約】【課題】 DRAMと不揮発性メモリを同一の半導体基板に混載した場合の製造工程を簡略化する。【解決手段】 DRAMとMISFETQmがメモリセルとなる不揮発性メモリとを同一の半導体基板1に形成し、MISFETQmのゲート絶縁膜をドレイン側では単層のシリコン酸化膜10a、ソース側ではシリコン酸化膜10b、シリコン窒化膜10cおよびシリコン酸化膜10dの積層絶縁膜とする。MISFETQmのドレインを高濃度のn+ 型半導体領域12aで、ソースを低濃度のn-型半導体領域12bおよびゲート電極11mに対してオフセットを有する高濃度のn+ 型半導体領域12cで構成する。DRAMのビット線BLおよび不揮発性メモリのデータ線DLをその内壁にサイドウォールスペーサ19を有する配線溝18内に埋め込んで形成する。

Claim (excerpt)：

半導体からなる基板または表面に半導体層を有する基板と、前記基板の第1領域に形成された第1記憶素子と、前記基板の第2領域に形成された第2記憶素子とを有する半導体集積回路装置であって、前記第1記憶素子は、前記基板の主面に形成された分離領域に囲まれた第1活性領域上に第1ゲート絶縁膜を介して形成された第1ゲート電極、前記第1ゲート電極下部の第1チャネル領域、前記第1チャネル領域を挟んで形成された一対の第1半導体領域を備えた第1MISFETと、前記第1半導体領域の一方に電気的に接続された第1金属配線と、前記第1半導体領域の他方に電気的に接続され、前記第1金属配線よりも上層に形成された情報蓄積用容量素子とを有し、前記第2記憶素子は、前記基板の主面に形成された分離領域に囲まれた第2活性領域上に第2ゲート絶縁膜を介して形成された第2ゲート電極、前記第2ゲート電極下部の第2チャネル領域、前記第2チャネル領域を挟んで形成された第2および第3半導体領域を備えた第2MISFETと、前記第2または第3半導体領域の何れか一方に電気的に接続された第2金属配線とを有し、前記第2ゲート絶縁膜の少なくとも一部は、複数の絶縁膜が積層された積層絶縁膜であることを特徴とする半導体集積回路装置。

IPC (6)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3)：

H01L 27/10 621 B ,  H01L 27/10 451 ,  H01L 29/78 371