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J-GLOBAL ID：200903066849097284

半導体装置の製造方法

Inventor： 赤 坂 泰 志 ,  小 野 瑞 城 ,  新 居 英 明 ,  斎 藤 雅 伸 ,  吉 富 崇 ,  岩 井 洋
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993102867
Publication number (International publication number)：1994236967
Application date： Apr. 28, 1993
Publication date： Aug. 23, 1994
Summary：

【要約】【目的】 キャリアの移動度の低下を可及的に抑えることができるとともに、短チャネル効果を抑制することのできる半導体装置の提供。【構成】 半導体基板上の所定の位置にN-MOSおよびP-MOSのうちの少なくとも一方のウェルを形成する工程と、素子分離領域4を形成する工程と、ウェルの素子領域にしきい値を制御するための不純物6を導入する工程と、N-MOSおよびP-MOSの一方の素子領域をマスクしマスクされていない素子領域に選択的にシリコン8をエピタキシャル成長させる工程と、マスクを除去した後、N-MOSおよびP-MOSの素子領域上にゲート酸化膜9および多結晶膜10を積層し、パターニングすることによってゲート電極12を形成する工程と、を備えていることを特徴とする。

Claim (excerpt)：

半導体基板上の所定の位置にN-MOSおよびP-MOSのうちの少なくとも一方のウェルを形成する工程と、素子分離領域を形成する工程と、前記ウェルの素子領域にしきい値を制御するための不純物を導入する工程と、前記N-MOSおよびP-MOSの一方の素子領域をマスクしマスクされていない素子領域に選択的にシリコンをエピタキシャル成長させる工程と、前記マスクを除去した後、前記N-MOSおよびP-MOSの素子領域上にゲート酸化膜および多結晶膜を積層し、パターニングすることによってゲート電極を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 27/092 ,  H01L 21/225 ,  H01L 29/784

FI (2)：

H01L 27/08 321 C ,  H01L 29/78 301 H