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J-GLOBAL ID：200903067180323468

半導体集積回路装置の製造方法

Inventor： 川北 惠三 ,  梶谷 一彦 ,  成井 誠司 ,  中井 潔 ,  佐藤 文良 ,  鈴木 一成 ,  津金 秀明
Applicant, Patent owner： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1998251609
Publication number (International publication number)：2000082746
Application date： Sep. 04, 1998
Publication date： Mar. 21, 2000
Summary：

【要約】【課題】 ヒューズの切断によって不良ビットの救済を行なう冗長回路を備えたメモリLSIの製造コストを低減する。【解決手段】 TEG領域に形成されたヒューズFaよりも上層の導電層のパターンにAND処理を施し、さらに前記ヒューズFaに接続されたテスティングパッドTPの開孔パターンを付加した合成パターンを半導体ウエハ1の表面に塗布した感光性樹脂に転写することによって、スクライブ領域には、上記合成パターンが転写された領域のみに樹脂層72を残すようにする。

Claim (excerpt)：

半導体ウエハの主面に区画された複数のチップ領域内の第1領域に複数の半導体素子および配線を形成する第1工程と、前記第1工程において、前記半導体素子または前記配線のいずれかを構成する第1導電層をパターニングすることによって、前記半導体ウエハの主面のスクライブ領域に第1ヒューズを形成し、前記チップ領域内の第2領域に第2ヒューズを形成する第2工程と、前記半導体ウエハの主面に形成された最上層の導電層をパターニングすることによって、前記スクライブ領域に第1パッドを形成し、前記第1パッドと前記第1ヒューズとを、前記第1導電層よりも上層に形成された第2導電層を介して電気的に接続する第3工程と、前記最上層の導電層が形成された前記半導体ウエハの主面上にパッシベーション膜を形成した後、前記パッシベーション膜が形成された前記半導体ウエハの主面上に感光性を有する樹脂層を形成する第4工程と、前記樹脂層を露光、現像することによって、前記スクライブ領域に形成された前記第1パッドの上部に第1開孔を有し、前記第2領域に形成された前記第2ヒューズの上部に第2開孔を有する前記樹脂層を形成する第5工程と、前記第1および第2開孔が形成された前記樹脂層をマスクに用い、前記第1開孔の下部の前記パッシベーション膜をエッチングすることによって、前記第1パッドを露出し、前記第2開孔の下部の前記パッシベーション膜をエッチングすることによって、前記第2ヒューズの上部の絶縁膜にヒューズ切断用の開孔を形成する第6工程とを有し、前記樹脂層を露光する際、前記第1ヒューズよりも上層の導電層のパターンにAND処理を施し、さらに前記第1パッドの開孔パターンを付加した合成パターンを前記スクライブ領域の前記樹脂層に転写することによって、前記スクライブ領域には、前記合成パターンが転写された領域のみに前記樹脂層を残すことを特徴とする半導体集積回路装置の製造方法。

IPC (2)：

H01L 21/82 ,  H01L 27/10

FI (2)：

H01L 21/82 R ,  H01L 27/10

F-Term (32)：

5F064BB14 ,  5F064BB15 ,  5F064BB31 ,  5F064CC12 ,  5F064CC23 ,  5F064DD19 ,  5F064DD42 ,  5F064DD48 ,  5F064EE27 ,  5F064EE34 ,  5F064EE36 ,  5F064FF02 ,  5F064FF27 ,  5F064FF29 ,  5F064FF42 ,  5F064FF50 ,  5F083AD29 ,  5F083GA30 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA33 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083PR03 ,  5F083PR05 ,  5F083PR21 ,  5F083PR22 ,  5F083PR39 ,  5F083ZA10