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J-GLOBAL ID：200903067286652606

薄膜トランジスタマトリクス装置及びその製造方法

Inventor： 市村 照彦 ,  渡部 純一 ,  那須 安宏 ,  五十嵐 誠 ,  小杉 清久 ,  代木 育夫
Applicant, Patent owner： 富士通株式会社
Agent (1)： 北野 好人
Gazette classification：公開公報
Application number (International application number)：1993222577
Publication number (International publication number)：1994291318
Application date： Sep. 07, 1993
Publication date： Oct. 18, 1994
Summary：

【要約】【目的】本発明は、製造プロセスの簡略化が可能なTFTマトリクス装置及びその製造方法を提供することを目的とする。【構成】透明絶縁性基板10上に、ゲート電極11、Si3 N4 膜13aからなるゲート絶縁膜13、α-Si膜からなる動作半導体層14、及びSi3 N4 膜からなるチャネル保護膜15が順に積層され、動作半導体層14周辺部はチャネル保護膜15から外側にはみ出している。動作半導体層14及びSi3 N4 膜13a上に、ZnO膜にAlが添加された透明導電膜であるZnO:Al膜17及びCr膜18が順に積層された複合膜からなるソース電極19及びドレイン電極20が相対して形成され、これらのZnO:Al膜17が動作半導体層14と良好なオーミックコンタクトをなしている。ソース電極19に接続して、ZnO:Al膜17からなる画素電極21が形成されている。

Claim (excerpt)：

透明絶縁基板と、前記透明絶縁基板上にマトリクス状に配置され、ゲート電極と、前記ゲート電極上にゲート絶縁膜を介して形成された動作半導体層と、前記動作半導体層上に相対して形成されたソース電極及びドレイン電極とを有している薄膜トランジスタと、前記薄膜トランジスタの前記ソース電極に接続されている画素電極と、前記画素電極間に配列され、前記薄膜トランジスタ部の前記ゲート電極に接続されているゲートバスラインと、前記画素電極間に前記ゲートバスラインと交差して配列され、前記薄膜トランジスタの前記ドレイン電極に接続されているドレインバスラインとを備えた薄膜トランジスタマトリクス装置において、前記動作半導体層が、アモルファスシリコン膜又は多結晶シリコン膜からなり、前記ソース電極及び前記ドレイン電極が、金属元素又はIV族元素が添加されたZnO膜を含む透明導電膜を有し、前記ソース電極及び前記ドレイン電極の前記透明導電膜が前記動作半導体層と接触していることを特徴とする薄膜トランジスタマトリクス装置。

IPC (3)：

H01L 29/784 ,  G02F 1/136 500 ,  H01L 29/40