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J-GLOBAL ID：200903067309691019

IC試験装置用論理比較器

Inventor： 根岸 利幸
Applicant, Patent owner： 株式会社アドバンテスト
Agent (1)： 草野 卓 (外1名)
Gazette classification：公開公報
Application number (International application number)：1992026786
Publication number (International publication number)：1993223891
Application date： Feb. 13, 1992
Publication date： Sep. 03, 1993
Summary：

【要約】【目的】 被試験ICの出力信号を期待値パターン信号と論理比較するIC試験装置用論理比較器において、倍速コンパレート方式で動作する論理比較器の構成を簡素化し、IC試験装置の回路規模を小さくする。【構成】 一対のアナログコンパレータ4H,4Lの出力を各別にストローブパルスが与えられるストローブ回路5H,5Lでサンプリングし、このサンプリング出力を二つのラッチ回路6Hと6Lに取込む。この二つのラッチ回路6Hと6Lの各正相出力と逆相出力とを期待値パターンに従って開閉制御されるゲート手段H,/H及びL,/Lによって取出し、一致不一致の判定を行なうように構成する。

Claim (excerpt)：

A.被試験ICから出力される論理信号のH論理レベルと、L論理レベルが規程の電圧値になっているか否かを判定するH論理用アナログコンパレータ及びL論理用アナログコンパレータと、B.これらH論理用アナログコンパレータ及びL論理用アナログコンパレータから出力される各比較結果を所望のタイミングでラッチし、上記H論理レベルの比較結果及び比較結果の逆の論理を出力する第1ラッチ回路及びL論理レベルの比較結果及びこの比較結果の逆の論理を出力する第2ラッチ回路と、C.第1ラッチ回路のラッチ出力がそれぞれ一方の入力端子に与えられ、他方の入力端子にH論理に対応する期待値が与えられる第1ゲート群と、D.上記第2ラッチ回路のラッチ出力がそれぞれ一方の入力端子に与えられ、他方の入力端子にL論理に対応する期待値が与えられる第2ゲート群と、E.第1ゲート群と第2ゲート群の各ゲート出力の全てを論理和してノーマルモードの論理比較結果を出力する状態と、第1ゲート群及び第2ゲート群の各出力を別々に出力する倍速モードの論理比較結果を出力する状態に切替る切替回路と、によって構成したIC試験装置用論理比較器。

IPC (2)：

G01R 31/28 ,  G06F 12/16 330