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J-GLOBAL ID：200903067520149239

半導体記憶素子およびその製造方法

Inventor： 谷 幸一
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 大垣 孝
Gazette classification：公開公報
Application number (International application number)：1998020770
Publication number (International publication number)：1999220098
Application date： Feb. 02, 1998
Publication date： Aug. 10, 1999
Summary：

【要約】【課題】 データの書き込み時に、基板表面に空乏層が広がらないような構造を実現する。【解決手段】 半導体記憶素子は、n型Si基板10の上にゲート酸化膜16、下部電極18、強誘電体膜20および上部電極22を順次に積層したゲート構造24を具えている。n型Si基板にはn型導電体領域とp型導電体領域とを絶縁体領域を介して互いに隣接させて形成してある。n型Si基板の表面に絶縁体によって素子分離領域30を形成し、その素子分離領域によりアクティブ領域を画成する。そのアクティブ領域が2つの領域に分離されるように、n型Si基板にトレンチを形成し、そのトレンチ内に適当な絶縁体材料を埋め込むことにより、トレンチ素子分離14を形成してある。このように形成した各領域にそれぞれ所定の不純物を導入して、一方がp型の導電性を有するpウエル層12aとなるように、他方がn型の導電性を有するnウエル層12bとなるように、形成する。ゲート構造は、これらpウエル層およびnウエル層にわたるn型Si基板の上面に形成してある。

Claim (excerpt)：

半導体基板の上に絶縁体層、第1導電体層、強誘電体層および第2導電体層が順次に積層したゲート構造を具えた半導体記憶素子において、前記半導体基板にn型導電体領域とp型導電体領域とを絶縁体領域を介して互いに隣接させて形成してあり、これらn型導電体領域およびp型導電体領域にわたる前記半導体基板の上面に前記ゲート構造を形成してあることを特徴とする半導体記憶素子。

IPC (4)：

H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2)：

H01L 27/10 451 ,  H01L 29/78 371