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J-GLOBAL ID：200903067538954597

半導体素子の製造方法

Inventor： 冨永 之廣
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1991173788
Publication number (International publication number)：1993021597
Application date： Jul. 15, 1991
Publication date： Jan. 29, 1993
Summary：

【要約】【目的】 本発明は、半導体ウェハの薄形化や大口径化にともない相対的にウェハ強度が低下するとともに、研削工程により破砕層が発生し、ウェハー搬送時等において発生するウェハー割れや、スクライブ工程におけるチップ欠け、さらにチップ強度が低いという問題点を、ウェハ研削工程を無くすことにより、ウェハーおよびチップ強度を向上させるものである。【構成】 前述の目的のためこの発明は、半導体素子の製造方法において、半導体ウェハを容易にエッチングできる素材を用いて貼り合せた後、半導体素子形成工程を処理するとともに、ダイススクライブ工程においては、ウェハ表面に保護膜を形成したのち、ダイシングブレードで貼り合せ材までスクライブし、その後、貼り合せ材をエッチングすることにより、チップ分割出来るようにしたものである。

Claim (excerpt)：

半導体素子形成工程の前に、半導体ウェハーに易エッチング材を用いて補強板を貼り合せ、素子形成工程後のスクライブ工程で、少くとも前記貼り合せ部分までスクライブし、前記貼り合せ材をエッチング除去することにより、チップ分離を行うことを特徴とする半導体素子の製造方法。