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J-GLOBAL ID：200903067813307270

入力インタフェース回路及びこれを内蔵した半導体集積回路

Inventor： 小杉 騰 ,  谷澤 哲
Applicant, Patent owner： 富士通株式会社
Agent (1)： 松本 眞吉
Gazette classification：公開公報
Application number (International application number)：1993167622
Publication number (International publication number)：1995030403
Application date： Jul. 07, 1993
Publication date： Jan. 31, 1995
Summary：

【要約】【目的】電源電圧を低い方に変更した場合、単一低電圧動作を可能にし、かつ、電源電圧変更前と同一構成のものを用いることができるようにする。【構成】CMOSインバータ11は、電源電圧VDDXをVDD1>VDD2なるVDD1にしたとき、出力が高レベルとなって、トランジスタスイッチ3n1及び3n2をオンにする。これにより、CMOSインバータ12のnMOSトランジスタ2n1に対するnMOSトランジスタ2n2の並列接続がオン状態となる。CMOSインバータ11は、電源電圧VDDXをVDD2にしたとき、出力が低レベルとなって、トランジスタスイッチ3n1及び3n2をオフにする。これにより、該並列接続がオフ状態となり、CMOSインバータ12のしきい電圧は、VDDX=VDD1のときとほぼ等しくなる。

Claim (excerpt)：

第1電源配線(L1)の第1電源電圧(VDDX)と該第1電源電圧以下である第2電源配線(L2)の第2電源電圧(VDD2)との差に応じて制御信号(CS)を生成する比較回路(1)と、特性可変CMOSインバータ(2)とを有し、該特性可変CMOSインバータは、ソースが第1電源配線に接続され、ゲートに入力信号(VI)が供給され、ドレインに接続された配線(L4)から出力信号(VO)が取り出されるpMOSトランジスタ(2p1〜2pM)と、アノードが該pMOSトランジスタの該ゲートに接続され、カソードが該pMOSトランジスタの該ソースに接続された静電破壊防止用ダイオードと、ドレインが該pMOSトランジスタのドレインに接続され、ゲートが該pMOSトランジスタの該ゲートに接続され、ソースがグランド線に接続されたnMOSトランジスタ(2n1〜2nN)と、該電位差によらず特性可変CMOSインバータのしきい電圧が略一定になるように、該制御信号に応じて該pMOSトランジスタ又はnMOSトランジスタの並列接続個数を変更するスイッチ回路(21、22)と、を有することを特徴とする入力インタフェース回路。