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J-GLOBAL ID：200903067865748518
半導体装置及びその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
外川 英明
Gazette classification：公開公報
Application number (International application number)：2002240269
Publication number (International publication number)：2004079878
Application date： Aug. 21, 2002
Publication date： Mar. 11, 2004
Summary：
【課題】MOS型バイポーラ素子のターンオン時に生じる負性抵抗、耐圧のソフト化、リーク電流の増大を防ぐことが可能となる半導体装置を提供する。【解決手段】前記第1導電型半導体基板101の第1主面に形成された第2導電型ベース層102と、前記第2導電型ベース層102に形成されたゲート電極105と、前記第2導電型ベース層102の表面に形成された第1導電型エミッタ層107と、前記第1導電型半導体基板101内に形成された第1導電型フィールドストップ層109及び第1導電型リークストップ層110と、前記第1導電型リークストップ層110に接するよう形成された前記第2導電型コレクタ層111と、前記第1導電型エミッタ層107及び前記第2導電型ベース層102上に形成された第1主電極108と、前記第2導電型コレクタ層上に形成された第2主電極112とを具備する。【選択図】 図1
Claim (excerpt)：
第1導電型半導体基板と、
前記第1導電型半導体基板の第1主面に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面領域に形成された第1導電型エミッタ層と、
前記第2導電型ベース層に接するよう形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接するよう形成されたゲート電極と、
前記第1導電型半導体基板内に形成された第1導電型フィールドストップ層と、前記第1導電型半導体基板の第2主面に形成された第2導電型コレクタ層と、
前記第1導電型フィールドストップ層と前記第2導電型コレクタ層の間に設けられ、少なくとも前記第2導電型コレクタ層に接するように形成された第1導電型リークストップ層と、
前記第1導電型エミッタ層及び前記第2導電型ベース層上に形成された第1主電極と、
前記第2導電型コレクタ層に形成された第2主電極と、
を具備したことを特徴とする半導体装置。
IPC (1)：
FI (2)：
H01L29/78 655B
, H01L29/78 653A
