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J-GLOBAL ID：200903067900873029
半導体製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
立石 篤司 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995053392
Publication number (International publication number)：1996222514
Application date： Feb. 17, 1995
Publication date： Aug. 30, 1996
Summary：
【要約】【目的】 使用すべきコントロールマークを全てウエハ上に容易に入れることができるようにし、スクライブラインの線幅の狭小化をも図る。【構成】 リソグラフィ工程において、最終的に外部配線を引き出すための導通領域として予定されるチップ52上のボンディングパッド領域54A〜54D又はその近傍に、プロセスコントロールマークをボンディングパッドに先立って形成する。このため、スクライブライン領域に比べてはるかに面積が広い領域にプロセスコントロールマークが形成されることになる。従って、使用すべきプロセスコントロールマークの数が増えたり、マークそのものが大きくなったりしてもそのすべてを容易に入れることができる。
Claim (excerpt)：
少なくともフォトリソグラフィ工程を含む半導体製造方法であって、前記フォトリソグラフィ工程において最終的に外部配線を引き出すための導通領域として予定されるウエハ上の領域又はその近傍に、フォトリソグラフィ工程で使用するプロセスコントロールマークを前記導通領域に先立って形成することを特徴とする半導体製造方法。
IPC (2)：
FI (2)：
H01L 21/30 514 C
, G03F 9/00 H
Cited by examiner (7)
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