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J-GLOBAL ID：200903067930388079

半導体装置

Inventor：
日下田 恵一

About 日下田 恵一

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岩橋 誠之

About 岩橋 誠之

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相原 陽一郎

About 相原 陽一郎

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中原 茂

About 中原 茂


Applicant, Patent owner：
株式会社日立製作所

About 株式会社日立製作所


Agent (1)： 玉村 静世
Gazette classification：公開公報
Application number (International application number)：2004000316
Publication number (International publication number)：2005197345
Application date： Jan. 05, 2004
Publication date： Jul. 21, 2005
Summary：
【課題】 CAMにおけるメモリセル面積の縮小化を図る。【解決手段】 データ線(D0,D1)を第1記憶部(MA)及び第2記憶部(MB)とで共有し、また、第1比較データ線(CD0)に結合された第1トランジスタ(MC0)と、第1記憶部の記憶ノードに結合された第2トランジスタ(MCA)とを直列接続して第1比較回路(11)を形成し、第2比較データ線(CD1)に結合された第3トランジスタ(MC1)と、上記第2記憶部の記憶ノードに結合された第4トランジスタ(MCB)とを直列接続して第2比較回路(12)を形成することは、拡散層や配線層のレイアウトにおける対称性を向上させ、メモリセルをその中心を通る中心線に対して線対称となるレイアウトの容易化を達成する。それにより製造プロセス条件を最適化し易くなり、製造プロセスのばらつきが低減されてメモリセルの微細化が達成される。【選択図】 図1
Claim (excerpt)：
ワード線と、それに交差するように配置されたデータ線と、上記ワード線と上記データ線との交差する箇所に配置されたメモリセルと、比較用データを取り込むための比較データ線と、上記比較データ線を介して伝達された比較用データと上記メモリセルの記憶データとの比較結果を得るための比較一致線と、を含むメモリを具備し、 上記メモリセルは、第1記憶部と、それとは別個に配置され第2記憶部と、上記比較データ線を介して伝達された比較用データと上記第1記憶部及び上記第2記憶部の記憶データとを比較可能な比較手段とを含み、 上記データ線は、上記第1記憶部及び上記第2記憶部とで共有され、 上記比較データ線は、第1比較データ線と、第2比較データ線とを含み、 上記比較手段は、上記第1比較データ線に結合された第1トランジスタと、上記第1記憶部の記憶ノードに結合された第2トランジスタとが直列接続されて成る第1比較回路と、 上記第2比較データ線に結合された第3トランジスタと、上記第2記憶部の記憶ノードに結合された第4トランジスタとが直列接続されて成る第2比較回路とを含んで成ることを特徴とする半導体装置。
IPC (3)：
H01L21/8244 ,  G11C15/04 ,  H01L27/11
FI (2)：
H01L27/10 381 ,  G11C15/04 601A
F-Term (13)：
5F083AD00 ,  5F083AD69 ,  5F083BS27 ,  5F083BS50 ,  5F083GA09 ,  5F083GA12 ,  5F083JA35 ,  5F083JA37 ,  5F083JA39 ,  5F083JA53 ,  5F083LA01 ,  5F083LA11 ,  5F083LA21
Patent cited by the Patent：
Cited by applicant (2)
  • 半導体集積回路装置
    Gazette classification：公開公報   Application number：特願2000-132848   Applicant：株式会社日立製作所
  • 米国特許第6,154,384号明細書
Cited by examiner (4)
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