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J-GLOBAL ID：200903068070012056

薄膜トランジスタ及びその製法

Inventor： 平尾 孝 ,  古田 守 ,  古田 寛 ,  松田 時宜 ,  平松 孝浩
Applicant, Patent owner： 財団法人高知県産業振興センター ,  カシオ計算機株式会社
Agent (1)： 清原 義博
Gazette classification：公開公報
Application number (International application number)：2006038426
Publication number (International publication number)：2007220817
Application date： Feb. 15, 2006
Publication date： Aug. 30, 2007
Summary：

【課題】 従来とは異なる低抵抗化の処理の方法を確立する。加えて、当該低抵抗化の方法を他の低抵抗化の方法と併用することで、十分に低抵抗化されたソース・ドレイン領域を形成する。それにより、ゲート電極とソース・ドレイン領域間の寄生容量を減少させ高速動作の薄膜トランジスタを提供する。また、ソース・ドレイン領域からチャネルまでの寄生抵抗を減少させ、電流律速の発生を抑制する。【解決手段】 絶縁基板上にチャネルとして形成される酸化亜鉛(ZnO)を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されるゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極と、酸化物半導体薄膜層の該ゲート絶縁膜に被覆されていない範囲を少なくとも被覆する層間絶縁膜とを有し、該ゲート絶縁膜と該ゲート電極が自己整合的に同一形状に形成され、該層間絶縁膜中に水素を含有することを特徴とする薄膜トランジスタを提供する。【選択図】 図1

Claim (excerpt)：

絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されるゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極と、酸化物半導体薄膜層の該ゲート絶縁膜に被覆されていない範囲を少なくとも被覆する層間絶縁膜とを有し、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成され、前記層間絶縁膜中に水素を含有することを特徴とする薄膜トランジスタ。

IPC (2)：

H01L 29/786 ,  H01L 21/336

FI (3)：

H01L29/78 618B ,  H01L29/78 619A ,  H01L29/78 627E

F-Term (21)：

5F110AA02 ,  5F110AA03 ,  5F110BB01 ,  5F110CC05 ,  5F110DD02 ,  5F110EE04 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF30 ,  5F110GG04 ,  5F110GG25 ,  5F110GG43 ,  5F110HK07 ,  5F110HK08 ,  5F110NN02 ,  5F110NN28 ,  5F110NN72 ,  5F110QQ01 ,  5F110QQ11 ,  5F110QQ23

Patent cited by the Patent：

Cited by applicant (1)

• 薄膜トランジスタおよびその製造方法
  Gazette classification：公開公報   Application number：特願平6-185001   Applicant：株式会社東芝

Cited by examiner (1)

• 薄膜トランジスタおよびマトリクス表示装置
  Gazette classification：公開公報   Application number：特願2001-274333   Applicant：川崎雅司, 大野英男, シャープ株式会社