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J-GLOBAL ID：200903068096343662

同期遅延ラインを用いた遅延同期ループ回路

Inventor： 李 昇勳
Applicant, Patent owner： 三星電子株式会社
Agent (1)： 高月 猛
Gazette classification：公開公報
Application number (International application number)：1996351608
Publication number (International publication number)：1997186584
Application date： Dec. 27, 1996
Publication date： Jul. 15, 1997
Summary：

【要約】【課題】 入力クロックに正確に同期したクロックを効果的に発生できるように構成された同期遅延ラインを用いるデジタル遅延同期ループ回路を提供する。【解決手段】 入力クロックCLKを受けて基準クロックPCLK Mを出力する遅延バッファBDCと、基準クロックを遅延するメイン遅延器MDCと、メイン遅延器による遅延クロックD1を遅延する単位遅延器FUDを縦列接続した第1遅延ラインと、基準クロックを遅延する単位遅延器BUDを縦列接続した第2遅延ラインと、第1遅延ラインによる遅延クロックD1〜Dnと基準クロックとをそれぞれ位相比較し、位相の一致した遅延クロックに応じたエネーブル信号F1〜Fnを活性化させる遅延検出器DDCと、活性化したエネーブル信号によりオンして第2遅延ラインから出力されるクロックのいずれかを出力クロックPCLKとして伝送するスイッチ手段SWCと、から構成する。

Claim (excerpt)：

入力クロックを受けて基準クロックを出力する遅延バッファと、前記基準クロックを遅延するメイン遅延器と、該メイン遅延器による遅延クロックを所定時間ずつ遅延して多数の遅延クロックを出力する単位遅延器を縦列接続した第1遅延ラインと、前記基準クロックを所定時間ずつ遅延して多数のクロックを出力する単位遅延器を縦列接続した第2遅延ラインと、前記第1遅延ラインから出力される多数の遅延クロックと前記基準クロックとをそれぞれ位相比較し、位相の一致した遅延クロックに応じたエネーブル信号を活性化させる遅延位相比較検出手段と、その活性化したエネーブル信号によりオンして前記第2遅延ラインから出力される多数のクロックのうちのいずれかを出力クロックとして伝送するスイッチ手段と、から構成されることを特徴とする遅延同期ループ回路。

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置
  Gazette classification：公開公報   Application number：特願平6-049569   Applicant：富士通株式会社