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J-GLOBAL ID:200903068372565275
半導体装置及びその製造方法
Inventor:
Applicant, Patent owner:
Agent (1):
京本 直樹 (外2名)
Gazette classification:公開公報
Application number (International application number):1996167681
Publication number (International publication number):1998012879
Application date: Jun. 27, 1996
Publication date: Jan. 16, 1998
Summary:
【要約】【課題】拡散層の形成深さがばらつき特性が不安定となる。【解決手段】素子分離層2、ウエル領域1B、ゲート酸化膜3、ゲート電極4及びゲート電極上の酸化膜5Aを形成する。その後、窒化膜6及び酸化膜5Bからなる側壁を形成した後に、酸化膜5Bを除去して、L字型ゲート電極側壁6Aを形成する。次に選択シリコン成長法により、せり上げ層7Aを形成する。このせり上げ層は、側壁と接する部分が、きわめて薄いので、ファセットの無い構造となる。次に、酸化膜5Cを形成し、ゲート電極上の酸化膜5Aを除去した後に、不純物をイオン注入し、急速加熱法により、不純物を下地シリコン方向に拡散させ、ソース・ドレイン拡散層9を形成する。
Claim (excerpt):
シリコン基板の主面に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の両側に形成された絶縁膜からなるゲート電極側壁と、このゲート電極側壁の一部と接し前記シリコン基板の主面に選択的に形成されたせり上げられたソース・ドレイン層とを有する半導体装置において、前記ゲート電極側壁はL字型に形成されていることを特徴とする半導体装置。
FI (2):
H01L 29/78 301 S
, H01L 29/78 301 X
Patent cited by the Patent:
Cited by examiner (3)
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特開平3-166735
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MIS型FETおよびその製造方法
Gazette classification:公開公報
Application number:特願平7-221739
Applicant:日本電気株式会社
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半導体装置および半導体装置の製造方法
Gazette classification:公開公報
Application number:特願平4-358179
Applicant:日本電装株式会社
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