半導体集積回路の設計方法

Inventor：
Applicant, Patent owner：
Agent (1)：稲垣清
Gazette classification：公開公報
Application number (International application number)：1998107351
Publication number (International publication number)：1999306218
Application date： Apr. 17, 1998
Publication date： Nov. 05, 1999
Summary：

【要約】【目的】半導体集積回路の設計において、ソフトウエア・マクロ段階の遅延検証とチップ全体での遅延検証のずれを無くする。【解決手段】チップ30上に内部の設計が終了していない段階のソフトウエア・マクロ31、32、33を仮に配置して配線38、39の長さを求める。各ソフトウエア機能ブロック31、32、33の入力バッファ34、35及び出力バッファ36を選定し、入力バッファ34、35の入力容量40、41、出力バッファ36の駆動能力42、43を求める。入力容量40、41、駆動能力42、43及び配線の寄生容量44、45から、マクロ33に入力する入力信号の歪み46、47を求め、マクロ単体の遅延検証の際に実際に近い入力信号を使用する。チップ30全体での遅延検証の際に、マクロ段階での遅延検証とのずれを小さくする。

Claim (excerpt)：

所望の機能を有する半導体集積回路を設計する方法であって、設計対象の集積回路を、機能ブロックのライブラリに基づいて複数の機能ブロックに分割し、該各機能ブロックをチップ上に仮に配置するステップと、前記仮に配置された機能ブロック間の各配線の長さを選定するステップと、前記各配線の長さ、該各配線に信号を伝達する機能ブロックの出力部の駆動能力、及び、前記各配線から信号が入力される機能ブロックの入力部の入力容量に基づいて、前記各配線を経由して前記機能ブロックの入力部に伝達される信号の歪み波形を求めるステップと、各機能ブロックの内部回路の所定の設計段階で、前記入力部に伝達される信号の歪み波形に基づいて、各機能ブロック内部の信号遅延を検証するステップとを備えることを特徴とする半導体集積回路の設計方法。

IPC (3)：

G06F 17/50 , H01L 27/04 , H01L 21/822

FI (2)：

G06F 15/60 668 A , H01L 27/04 U

Patent cited by the Patent：

Cited by examiner (7)

大規模集積回路装置の製造方法及び大規模集積回路装置
Gazette classification：公開公報 Application number：特願平8-318928 Applicant：富士通株式会社
シミュレーション装置
Gazette classification：公開公報 Application number：特願平7-194361 Applicant：三菱電機株式会社
特開平2-287885

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