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J-GLOBAL ID：200903068575702880
半導体集積回路のための内部降圧回路
Inventor：
,
Applicant, Patent owner：
Agent (1)：
前田 弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993242359
Publication number (International publication number)：1994208791
Application date： Sep. 29, 1993
Publication date： Jul. 26, 1994
Summary：
【要約】【目的】 半導体集積回路のためのバーンインに適した内部降圧回路の消費電流やレイアウト面積を低減する。【構成】 外部電源電圧VCCに依存しない通常動作時用の第1の基準電圧Vrefを発生するための3つのP形MOSトランジスタQp13,Qp14,Qp16で構成された第1の定電圧発生回路と、VCCに依存したバーンイン加速試験用の第2の基準電圧Vrefbi を発生するための2つのP形MOSトランジスタQp10,Qp11と1つのN形MOSトランジスタQn10とで構成された第2の定電圧発生回路とで基準電圧発生回路10を構成する。しかも、第1及び第2の定電圧発生回路の間に互いにフィードバックをかける。2つの差動増幅器11,13と2つの出力ドライバーQp17,Qp19とは、基準電圧発生回路10から出力されるVrefとVrefbi とのうちの高い方の電圧を内部降圧電圧Vint として出力する。
Claim (excerpt)：
半導体集積回路の中で内部降圧電圧を発生するように該半導体集積回路に搭載された内部降圧回路であって、第1及び第2の基準電圧を発生するための基準電圧発生回路と、前記基準電圧発生回路により発生された第1及び第2の基準電圧に基づいて前記内部降圧電圧を出力するための出力回路とを備え、前記基準電圧発生回路は、接地電源電圧に基づいて前記第1の基準電圧を発生するための第1の定電圧発生回路と、外部電源電圧に基づいて前記第2の基準電圧を発生するための第2の定電圧発生回路とを備え、前記第1及び第2の定電圧発生回路は、各々定電流源と定電圧源とを有し、かつ前記第1及び第2の基準電圧が互いに相関関係を有するように互いに他の定電圧発生回路の出力により制御されることを特徴とする内部降圧回路。
IPC (5)：
G11C 11/407
, G05F 1/56 310
, G11C 16/06
, H01L 27/10 481
, H03K 19/00
G11C 11/34 354 F
, G11C 17/00 309 D
