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J-GLOBAL ID：200903068876611022

半導体記憶装置の製造方法

Inventor： 金谷 宏行 ,  日高 修 ,  望月 博 ,  川久保 隆
Applicant, Patent owner： 株式会社東芝
Agent (1)： 三好 秀和 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995235772
Publication number (International publication number)：1997082913
Application date： Sep. 13, 1995
Publication date： Mar. 28, 1997
Summary：

【要約】【課題】 この発明の目的は、引出し電極部に最適構造を有する半導体記憶装置の製造方法を提供することにある。【解決手段】 この発明は、非晶質半導体層の固相成長による電極構造の上方に、ペロブスカイトまたはペロブスカイト構造の物質による強誘電体薄膜によるキャパシタを形成した。この結果、半導体記憶装置とりわけFeRAMの特性改善及び小形化、低消費電力化を実現できた。

Claim (excerpt)：

表面にトランジスタ回路が形成された半導体基板上に絶縁層を形成する第一の工程と、この第一の工程の後に前記トランジスタ回路上の前記絶縁層の一部を除去し開口部を形成する第二の工程と、この第二の工程の後に前記開口部の前記半導体基板上にエピタキシャル成長により半導体層を堆積する第三の工程と、この第三の工程で形成されたエピタキシャル半導体層に非晶質半導体膜を形成する第四の工程と、この第四の工程で形成された非晶質半導体膜の固相成長により前記半導体基板に対して同配向の固相成長膜を形成する第五の工程と、この第五の工程で形成された固相成長膜上に下部電極を形成する第六の工程と、この第六の工程で形成された下部電極上にペロブスカイトまたは層状ペロブスカイト構造の物質を含有する誘電体膜を形成する第七の工程と、この第七の工程の後に前記誘電体膜の上に上部電極を形成する第八の工程とを備えたことを特徴とする半導体記憶装置の製造方法。

IPC (7)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/10 451 ,  H01L 29/40 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4)：

H01L 27/10 651 ,  H01L 27/10 451 ,  H01L 29/40 Z ,  H01L 29/78 371