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J-GLOBAL ID：200903069207927495

トレンチゲートMOSFET

Inventor： 森 昌吾
Applicant, Patent owner： 株式会社豊田自動織機
Agent (1)： 大菅 義之
Gazette classification：公開公報
Application number (International application number)：2001004884
Publication number (International publication number)：2002208700
Application date： Jan. 12, 2001
Publication date： Jul. 26, 2002
Summary：

【要約】【課題】 ゲート耐圧が高く、閾値電圧の低いトレンチゲートMOSFETを提供する。【解決手段】 N+ 基板1上にN- エピタキシャル層2が形成され、N- エピタキシャル層2の表面部にP領域3が形成され、P領域3の表面部にN+ ソース領域4が形成され、N+ ソース領域4およびP領域3を貫通してN- エピタキシャル層2に達する溝が形成され、その溝の内壁にゲート酸化膜11が形成され、その溝の中にその底部から順番に絶縁物21、ゲート電極層22、絶縁物23が設けられる。絶縁物21の最上部またはゲート電極層22の最下部がP領域3の最下部よりも低くなるように形成される。

Claim (excerpt)：

第1導電型の半導体基板上に第1導電型のエピタキシャル層が形成され、そのエピタキシャル層の表面部に第2導電型のチャネル領域が形成され、そのチャネル領域の表面部に第1導電型のソース領域が形成され、上記チャネル領域を貫通して上記エピタキシャル層に達する溝が形成され、その溝の内壁に酸化膜が形成され、その溝の中にその底部から順番に第1の絶縁物、ゲート電極層、第2の絶縁物が設けられたトレンチゲートMOSFETであって、上記ゲート電極層の最下部が上記チャネル領域の最下部よりも低い位置に形成されることを特徴とするトレンチゲートMOSFET。