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J-GLOBAL ID：200903069301946274
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
八田 幹雄 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997160249
Publication number (International publication number)：1998074905
Application date： Jun. 17, 1997
Publication date： Mar. 17, 1998
Summary：
【要約】【課題】 COM構造を有する半導体装置の製造方法を提供する。【解決手段】 セルアレー領域のストレージコンタクトと、周辺回路領域の局部的なインターコネクションのためのメタルコンタクトとを同時に形成する方法によってCOM構造の半導体装置を製造する。これによって、セルアレー領域と周辺回路領域間の段差が改善されて工程マージンを確保することができ、コンタクト抵抗が小さい半導体装置を単純なる製造工程で製造し得る。
Claim (excerpt)：
セルアレー領域と周辺回路領域に形成されたトランジスタが層間絶縁膜で覆われている半導体基板上に前記半導体基板の活性領域に連結されるビットラインを形成する段階と、第1絶縁物質を用いて前記結果物上に前記ビットラインを覆う第1キャッピング層を形成する段階と、前記第1絶縁物質と異なる食刻選択比を有する第2絶縁物質を用いて前記結果物の全面に前記第1キャッピング層の上面を露出させる第1層間絶縁膜を形成する段階と、第3絶縁物質を用いて前記第1キャッピング層及び第1層間絶縁膜上に第2キャッピング層を形成する段階と、写真食刻工程を用いて前記セルアレー領域で前記半導体基板の活性領域と電気的に接続されるストレージコンタクト形成用の第1コンタクトホールと、前記周辺回路領域で部分的なインターコネクションのためのメタルコンタクト用の第2コンタクトホールを同時に形成する段階と、前記結果物の全面に前記第1コンタクトホールと第2コンタクトホールが埋め立てられるよう金属物質を蒸着して導電層を形成する段階と、前記セルアレー領域では前記第1コンタクトホール内に埋め立てられた部分を除いた前記導電層を全て取り除いて前記第1コンタクトホール内にプラグを形成し、前記周辺回路領域では前記導電層をパタニングして前記第2コンタクトホールの上部に配線層を形成する段階と、前記第3絶縁物質と異なる食刻選択比を有する第4絶縁物質を用いて前記周辺回路領域のみに第2層間絶縁膜を形成する段階と、前記セルアレー領域の前記プラグの上部に第1導電物質からなるストレージ電極を形成する段階と、前記ストレージ電極の表面に誘電体膜を形成する段階と、前記誘電体膜上に第2導電物質からなるプレート電極を形成する段階とを含むことを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 27/108
, H01L 21/8242
, H01L 21/3205
H01L 27/10 681 F
, H01L 21/88 B
, H01L 27/10 621 C
