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J-GLOBAL ID：200903069477338297

半導体装置及びその製造方法

Inventor： 藁科 卓
Applicant, Patent owner： 富士通株式会社
Agent (1)： 岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1992000190
Publication number (International publication number)：1993183155
Application date： Jan. 06, 1992
Publication date： Jul. 23, 1993
Summary：

【要約】【目的】MOSトランジスタを有する半導体装置に関し、短チャネル効果による閾値電圧の変動を抑制することを目的とする。【構成】半導体層1の上にゲート絶縁膜2を介して形成されるゲート電極3と、該ゲート電極3の両脇の前記半導体層1に形成されたソース4、ドレイン5からなるMOSトランジスタを有する半導体装置において、前記ゲート絶縁膜2が、ゲート長の方向に分布する誘電率の異なる複数の誘電体膜2a,2bにより形成されるとともに、ゲート長が短くなるにつれて誘電率の高い該誘電体膜2aの分布の割合が小さく設定されていることを含み構成する。

Claim (excerpt)：

半導体層(1)の上にゲート絶縁膜(2)を介して形成されるゲート電極(3)と、該ゲート電極(3)の両脇の前記半導体層(1)に形成されたソース(4)、ドレイン(5)からなるMOSトランジスタを有する半導体装置において、前記ゲート絶縁膜(2)が、ゲート長の方向に分布する誘電率の異なる複数の誘電体膜(2a,2b)により形成されるとともに、ゲート長が短くなるにつれて誘電率の高い該誘電体膜(2a)の分布の割合が小さく設定されていることを特徴とする半導体装置。