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J-GLOBAL ID：200903069498376733
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995075128
Publication number (International publication number)：1996274188
Application date： Mar. 31, 1995
Publication date： Oct. 18, 1996
Summary：
【要約】【目的】TFTを負荷素子としたSRAMの製造工程数を削減すると共にメモリセルの安定動作を可能にして、SRAM製造技術の高度化を図る。【構成】メモリセルの駆動用および情報転送用のMOSFET上に第1の層間絶縁膜を形成する工程と、第1の層間絶縁膜上にパターニングした第1のシリコン薄膜を形成しさらに負荷用TFTのゲート絶縁膜を形成する工程と、ゲート絶縁膜上にパターニングした第2のシリコン薄膜とこれを被覆する第2の層間絶縁膜とを形成する工程と、駆動用MOSFETのソース領域と電気接続し且つ第2の層間絶縁膜を被覆するパターニングした導電体薄膜を形成する工程と、導電体薄膜をマスクとし第1のシリコン薄膜または第2のシリコン薄膜に不純物をイオン注入し負荷用TFTのソース・ドレイン領域を形成する工程とを含む。
Claim (excerpt)：
半導体基板の表面に形成された1対の情報転送用MOSFETと、フリップフロップ回路を構成する1対の駆動用MOSFETおよび1対の負荷用薄膜トランジスタとで構成されるスタティック型メモリセルの製造方法において、前記MOSFETを半導体基板の表面に形成した後に前記MOSFETのソース・ドレイン領域およびゲート電極を被覆する第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜上にパターニングした第1のシリコン薄膜を形成し前記第1のシリコン薄膜を被覆する前記負荷用薄膜トランジスタのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にパターニングした第2のシリコン薄膜と前記第2のシリコン薄膜を被覆する第2の層間絶縁膜とを形成する工程と、前記駆動用MOSFETのソース領域と電気接続し且つ前記第2の層間絶縁膜を介して前記第2のシリコン薄膜を被覆するパターニングした導電体薄膜を形成する工程と、前記導電体薄膜をイオン注入用マスクとして前記第1のシリコン薄膜あるいは第2のシリコン薄膜に不純物をイオン注入し前記負荷用薄膜トランジスタのソース・ドレイン領域を形成する工程とを含むことを特徴とする半導体装置を製造方法。
IPC (2)：
H01L 21/8244
, H01L 27/11
