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J-GLOBAL ID：200903069539046387

キャパシタ電極構造及び半導体記憶装置

Inventor： 谷奥 正巳
Applicant, Patent owner： 野村 眞三 ,  谷奥 正巳
Gazette classification：公開公報
Application number (International application number)：2000301211
Publication number (International publication number)：2002305288
Application date： Aug. 25, 2000
Publication date： Oct. 18, 2002
Summary：

【要約】【課題】スタック型メモリセル構造において、強誘電体キャパシタ及びポリシリコンプラグと強誘電体キャパシタの接合部が後工程において酸素あるいは水素の拡散などにより劣化する問題を解決する。【解決手段】強誘電体電極構造を耐酸化性金属からなる多層構造とし、積層界面に拡散物質がトラップされることで形成される逆向きの拡散濃度分布を利用して酸素などの拡散を阻害する。

Claim (excerpt)：

モス型電界効果トランジスタのソース/ドレインの一方と、絶縁膜を介して配置した強誘電体キャパシタの下部電極とを、コンタクトプラグで電気的に接続させた半導体記憶素子において、上記下部電極が複数の耐酸化性金属からなる多層構造であって、ひとつ以上の積層界面を有することを特徴とする電極構造。

F-Term (15)：

5F083FR02 ,  5F083GA25 ,  5F083JA15 ,  5F083JA17 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083PR33 ,  5F083PR39 ,  5F083PR40