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J-GLOBAL ID：200903069558474462
半導体素子の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
花輪 義男
Gazette classification：公開公報
Application number (International application number)：1998092234
Publication number (International publication number)：1999274300
Application date： Mar. 23, 1998
Publication date： Oct. 08, 1999
Summary：
【要約】【課題】配線間に空隙を介在させ、配線間のキャパシンタンスを小さくすることを課題とする。【解決手段】Si基板21上に複数のゲート電極24をゲート酸化膜23を介して互いに離間して形成する工程と、前記ゲート電極24を含むSi基板21上に熱処理によりリフローする性質を有するBPSG膜32を形成する工程と、反応性イオンエッチングによりゲート電極24間の前記BPSG膜32を選択的に除去する工程と、熱処理により前記BPSG膜32をリフローさせて、膜表面を平坦化するとともに、前記ゲート電極24間に空隙34を形成する工程とを具備することを特徴とする半導体素子の製造方法。
Claim (excerpt)：
基板上に複数の配線を第1の絶縁膜を介して互いに離間して形成する工程と、前記配線を含む基板上に熱処理によりリフローする性質を有する第2の絶縁膜を形成する工程と、反応性イオンエッチングにより配線間の前記第2の絶縁膜を選択的に除去する工程と、熱処理により前記第2の絶縁膜をリフローさせて、膜表面を平坦化するとともに、前記配線間に空隙を形成する工程とを具備することを特徴とする半導体素子の製造方法。
IPC (2)：
H01L 21/768
, H01L 21/316
H01L 21/90 N
, H01L 21/316 H
