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J-GLOBAL ID：200903069669214915

半導体装置の製造方法

Inventor：
後藤 啓郎

About 後藤 啓郎


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 五十嵐 省三
Gazette classification：公開公報
Application number (International application number)：1994107618
Publication number (International publication number)：1995297397
Application date： Apr. 23, 1994
Publication date： Nov. 10, 1995
Summary：
【要約】【目的】 ゲート電極の側壁絶縁層を用いてLDD構造を形成するCMOSの製造コストを低減すること。【構成】 ゲート電極9の側壁絶縁層15を形成後、フォトレジスト層10をマスクとしてボロンを斜めにイオン注入して薄い不純物層11を形成し、次いで、同一マスクを用いて2フッ化ボロンをほぼ垂直にイオン注入して濃い不純物層17を形成する。
Claim (excerpt)：
第1のチャネル型MOSトランジスタ及び該第1のチャネルの反対の第2のチャネル型MOSトランジスタを同一基板上に製造する半導体装置の製造方法において、半導体基板(1、2、3)上にゲート酸化層(7)を形成する工程と、該ゲート酸化層上にゲート電極(8、9)を形成する工程と、該各ゲート電極の側壁に側壁絶縁層(14、15)を形成する工程と、前記第2のチャネル型MOSトランジスタ形成領域を第1のイオン注入阻止層(10)を覆う工程と、前記第1のイオン注入阻止層をマスクとして、第1の導電型の不純物を斜めにイオン注入し、さらに第1の導電型の不純物をほぼ垂直にイオン注入する工程と、前記第1のイオン注入阻止層を除去する工程と、前記第1のチャネル型MOSトランジスタ形成領域を第2のイオン注入阻止層(12)を覆う工程と、前記第2のイオン注入阻止層をマスクとして、第2の導電型の不純物を斜めにイオン注入し、さらに第2の導電型の不純物をほぼ垂直にイオン注入する工程と、前記第2のイオン注入阻止層を除去する工程と、該イオン注入された半導体基板をアニールする工程とを具備することを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 29/78 ,  H01L 21/336
FI (2)：
H01L 29/78 301 L ,  H01L 29/78 301 S
Patent cited by the Patent：
Cited by examiner (2)

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