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J-GLOBAL ID：200903069867199190

メモリ制御方法及び装置

Inventor： 長崎 克彦 ,  松林 一弘 ,  島田 和俊 ,  巽 栄作 ,  森 重樹 ,  福田 亮治 ,  原田 隆史 ,  砂川 伸一
Applicant, Patent owner： キヤノン株式会社
Agent (1)： 大塚 康徳 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994105782
Publication number (International publication number)：1995311730
Application date： May. 19, 1994
Publication date： Nov. 28, 1995
Summary：

【要約】 (修正有)【目的】 同期式DRAMを複数のプロセッサの共有メモリとして用い、プロセッサをウエイトさせることなくメモリをアクセスできるようにして、プロセッサのスループットを向上させる。【構成】 同期式DRAM105を共有するCPU101とDSP102と、同期式DRAM105に第1の周波数のクロックCを供給し、クロックCの周波数の1/2倍の第2の周波数で、位相を第2の周波数の一周期ずつ互いにずらしたクロックA,Bを、CPU101とDSP102に供給するクロックモジュール103と、CPU101とDSP102より同期式DRAM105へのアクセスコマンドを入力し、第1の周波数のクロックCに同期して同期式DRAM105のアドレス信号及び制御信号を出力し、アドレス信号及び制御信号に基づいて同期式DRAM105をアクセスして同期式DRAMとN個のプロセッサとの間でデータ転送を行うDRAMコントローラ104とを有する。

Claim (excerpt)：

同期式DRAMを共有するN(N>1)個のプロセッサと、前記同期式DRAMに第1の周波数のクロックを供給し、前記第1の周波数の1/N倍の第2の周波数で、位相を前記第2の周波数の一周期ずつ互いにずらしたクロック信号のそれぞれを前記N個のプロセッサのそれぞれに供給するクロック発生手段と、前記N個のプロセッサのそれぞれより前記同期式DRAMへのアクセスコマンドを入力し、前記第1の周波数のクロックに同期して前記同期式DRAMのアドレス信号及び制御信号を出力する制御手段と、前記アドレス信号及び制御信号に基づいて前記同期式DRAMをアクセスして前記同期式DRAMと前記N個のプロセッサの各プロセッサとの間でデータ転送を行うデータ転送手段と、を有することを特徴とするメモリ制御装置。

IPC (2)：

G06F 13/16 520 ,  G06F 12/00 564