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J-GLOBAL ID：200903069969730877

半導体素子の製造方法

Inventor： 下川 公明
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1993146249
Publication number (International publication number)：1995014918
Application date： Jun. 17, 1993
Publication date： Jan. 17, 1995
Summary：

【要約】【目的】 本発明は、半導体素子の製造方法の中でも、特に配線導体が存在する層間絶縁膜の形成方法に関するもので、配線導体を形成するためのコンタクトホールを形成する際、エッチング条件が2つ必要であることによる悪影響を除去することを目的とする。【構成】 本発明は、第1の絶縁膜11,12を少なくとも上層12を第2の絶縁膜2とエッチング速度が異なる(第2の絶縁膜2より遅い)材料で形成し、その所定箇所に溝7を形成して、そこに第1の配線導体4を埋め込み、その後、1種類の材料で第2の絶縁膜2を形成して、それにコンタクトホール8を、前記エッチング速度の違いを利用して形成するようにしたものである。

Claim (excerpt)：

(a)半導体基板上に第1の絶縁膜を形成し、該第1の絶縁膜の所定位置に溝を形成する工程、(b)前記第1の絶縁膜の溝に第1の配線導体を埋め込むように形成し、該第1の配線導体の表面が前記第1の絶縁膜の表面と同一面で露出するよう表面を平坦化する工程、(c)前記表面に、前記第1の絶縁膜とはエッチング速度が異なる第2の絶縁膜を形成し、前記第1の絶縁膜の溝に埋め込まれた第1の配線導体の上部の位置にコンタクトホールを形成する工程、(d)前記第2の絶縁膜に形成したコンタクトホールを埋めるように第2の配線導体を形成する工程、以上の工程を含むことを特徴とする半導体素子の製造方法。

IPC (3)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/3205

FI (2)：

H01L 21/90 M ,  H01L 21/90 B