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J-GLOBAL ID：200903069976184934

半導体装置の製造方法

Inventor： 柳澤 正之
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992086763
Publication number (International publication number)：1993304072
Application date： Apr. 08, 1992
Publication date： Nov. 16, 1993
Summary：

【要約】【構成】半導体装置の製造におけるリソグラフィー工程で、半導体ウェーハ101の周辺領域にダミーパターン103Bを転写形成する。ダミーパターンの最小寸法およびパターン被覆率はペレット領域102の最小寸法以上およびパターン被覆率とほぼ同じにする。【効果】ローディング効果によるばらつきおよび、ダミーパターンの剥離を少なくする。

Claim (excerpt)：

半導体ウェーハの表面に所定の被膜を形成する工程と、ポジ型レジスト膜を形成する工程と、前記半導体ウェーハ表面の内部領域に少なくとも一つのペレット領域を定義して、前記ペレット領域上の前記ポジ型レジスト膜に所定のパターンを転写し、前記ペレット領域を除く周辺領域上の前記ポジ型レジスト膜に前記パターンの最小寸法を少なくとも上回る最小寸法を有しパターン被覆率が前記パターンと実質的に等しいダミーパターンを転写する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/027 ,  G03F 7/20 521 ,  G03F 7/22