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J-GLOBAL ID：200903070277788253

半導体装置の製造方法

Inventor： 武井 学 ,  藤平 龍彦
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山田 稔
Gazette classification：公開公報
Application number (International application number)：1999342382
Publication number (International publication number)：2001160559
Application date： Dec. 01, 1999
Publication date： Jun. 12, 2001
Summary：

【要約】 (修正有)【課題】低コスト化と高性能を両立可能なバッファ層を有するパンチスルー型IGBT(伝導度変調型MOSFET)の製造方法の提供。【解決手段】低価格のFZウェハ(n-ドリフト層を形成する)を用い、その表面側に素子活性領域(p+ベース領域4、n+エミッタ領域5、ゲート酸化膜6、ゲート電極7など)及びエミッタ電極8を形成し、ウェハ裏面側を所定の厚さまで削り落とし、しかる後、裏面からプロトン照射を行い、低温アニール処理を施してn+バッファ層2bを形成する工程と、裏面から硼素イオンの粒子線照射を行い、ウェハ表面を冷却しながらウェハ裏面に対し光又はレーザーを照射するアニール処理を施してp+コレクタ層1bを形成する工程とを有して成る。プロトン照射とその低温アニール処理により格子欠陥であるn型欠陥層を形成できる。このn型欠陥層は実質的にn型高n+バッファ層2bとして機能する。

Claim (excerpt)：

第1導電型低不純物濃度のドリフト層を形成する第1導電型低不純物濃度の基板を用い、該基板の第1主面側に形成された素子活性領域及びその第1電極と、前記基板の第2主面の最表側に形成された第2導電型高不純物濃度層及びその第2電極と、前記ドリフト層と前記第2導電型高不純物濃度層とに挟まれた第1導電型高不純物濃度のバッファ層とを備えた半導体装置の製造方法において、前記基板の前記第1主面側に前記素子活性領域及び前記第1電極を形成し、前記基板の前記第2主面側を所定の厚さまで削り落とし、しかる後、前記第2主面からプロトン照射を行い、アニール処理を施して前記バッファ層を形成する工程と、前記第2主面からアクセプター不純物イオンの粒子線照射を行い、アニール処理を施して前記第2導電型高不純物濃度層を形成する工程と、を有して成ることを特徴とする半導体装置の製造方法。

IPC (5)：

H01L 21/336 ,  H01L 21/265 ,  H01L 29/78 652 ,  H01L 29/78 653 ,  H01L 29/78 655

FI (5)：

H01L 29/78 652 H ,  H01L 29/78 653 A ,  H01L 29/78 655 B ,  H01L 29/78 658 E ,  H01L 21/265 Q