Pat
J-GLOBAL ID：200903070395502356

半導体装置の製造方法

Inventor：
小野 篤樹

About 小野 篤樹


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 尾身 祐助
Gazette classification：公開公報
Application number (International application number)：1999235003
Publication number (International publication number)：2001060630
Application date： Aug. 23, 1999
Publication date： Mar. 06, 2001
Summary：
【要約】【課題】 高性能トランジスタとしての要請よりコア部のゲート電極は金属ゲート構造とし、かつ、同一基板上に異なる電源駆動を実現するために、複数の異なる膜厚のゲート酸化膜を有する複数のトランジスタを、その信頼性を損なうことなく製造する方法を提供する。【解決手段】 p型ウェル領域13上にゲート絶縁膜31と多結晶シリコン膜41を成膜後、コア部のゲート絶縁膜31と多結晶シリコン膜41とを選択的に除去する。前処理をおこなった後、熱酸化によりコア部用のゲート絶縁膜32を形成する(a)。コア部のゲート電極用としてタングステン等を堆積し金属膜42を成膜する(b)。コア部をフォトレジスト膜14bにて覆いI/O部上の金属膜42をエッチング除去する(c)。その後、各ゲート電極をパターニングし、不純物のイオン注入によりソース・ドレイン領域を形成する。
Claim (excerpt)：
(1)第1の電圧にて動作する第1種のトランジスタの形成領域である第1の領域と第1の電圧とは異なる第2の電圧にて動作する第2種のトランジスタの形成領域である第2の領域とが設定されている半導体基板上に、第1のゲート絶縁膜を形成する工程と、(2)全面に第1のゲート電極材料層を形成する工程と、(3)前記第2の領域上の第1のゲート電極材料層と第1のゲート絶縁膜とを選択的に除去する工程と、(4)前記第2の領域の半導体基板上に前記第1のゲート絶縁膜とは異なる膜厚の第2のゲート絶縁膜を形成する工程と、(5)全面に第2のゲート電極材料層を形成する工程と、(6)第1および第2のゲート電極材料層をパターニングして、前記第1の領域と前記第2の領域上とにゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 29/43
FI (3)：
H01L 27/08 321 D ,  H01L 29/46 A ,  H01L 29/46 R
F-Term (32)：
4M104AA01 ,  4M104BB01 ,  4M104BB18 ,  4M104BB24 ,  4M104CC05 ,  4M104DD08 ,  4M104DD43 ,  4M104DD65 ,  4M104EE03 ,  4M104EE06 ,  4M104EE17 ,  4M104FF14 ,  4M104GG09 ,  4M104GG14 ,  4M104HH20 ,  5F048AA01 ,  5F048AA07 ,  5F048AB06 ,  5F048AB07 ,  5F048AC01 ,  5F048AC03 ,  5F048BB04 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB12 ,  5F048BB16 ,  5F048BC06 ,  5F048BE03 ,  5F048BG13 ,  5F048DA19
Patent cited by the Patent：
Cited by examiner (4)
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平8-317602   Applicant：日本電気株式会社
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平7-301286   Applicant：富士通株式会社
  • 特開平3-079078
Show all

Return to Previous Page

TOP

BOTTOM