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J-GLOBAL ID：200903070432916093

半導体集積回路装置

Inventor： 籠利 康明 ,  小野沢 和徳 ,  倉本 忠
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 秋田 収喜
Gazette classification：公開公報
Application number (International application number)：1996118644
Publication number (International publication number)：1997270494
Application date： May. 14, 1996
Publication date： Oct. 14, 1997
Summary：

【要約】【課題】 メモリセルの情報破壊を防止すると共に、周辺回路の動作速度の高速化を図る。【解決手段】 2個の負荷素子(負荷用TFTQf1,Qf2)と2個の第1導電型駆動用MISFET(Qd1,Qd2)からなるフリップフロップ回路及び2個の第1導電型転送用MISFET(Qt1,Qt2)を有するメモリセルMと、第1導電型MISFETQnを有する周辺回路とを備えた半導体集積回路装置において、前記第1導電型転送用MISFETのしきい値電圧(Vth)を、前記第1導電型駆動用MISFETのしきい値電圧(Vth)に比べて低く設定し、前記第1導電型転送用MISFETのドレイン領域のチャネル形成領域側の拡散抵抗を、前記第1導電型MISFETのドレイン領域のチャネル形成領域側の拡散抵抗に比べて高く設定する。

Claim (excerpt)：

2個の負荷素子と2個の第1導電型駆動用MISFETからなるフリップフロップ回路及び2個の第1導電型転送用MISFETを有するメモリセルと、第1導電型MISFETを有する周辺回路とを備えた半導体集積回路装置において、前記第1導電型転送用MISFETのしきい値電圧が、前記第1導電型駆動用MISFETのしきい値電圧に比べて低く設定され、前記第1導電型転送用MISFETのドレイン領域のチャネル形成領域側の拡散抵抗が、前記第1導電型MISFETのドレイン領域のチャネル形成領域側の拡散抵抗に比べて高く設定されていることを特徴とする半導体集積回路装置。