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J-GLOBAL ID：200903070486043907
埋め込みダイナミック・ランダム・アクセス・メモリの製作方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
社本 一夫 (外5名)
Gazette classification：公開公報
Application number (International application number)：1998144408
Publication number (International publication number)：1999261030
Application date： May. 26, 1998
Publication date： Sep. 24, 1999
Summary：
【要約】【課題】 DRAM製作のプロセスを簡素化し、コストを軽減する。【解決手段】まず、ゲート及びソース/ドレイン領域を含むMOSFETと、その上に平坦に形成された一層の第1の誘電層と、を有する回路基板を提供する。二重の食刻装飾の方法を用い、第1の誘電層に溝パターンを形成することにより複数の浅い金属接続領域を形成し、次に該金属金属接続領域内に孔パターンを形成することによりキャパシタ、ビットライン及び論理回路に各々接続するための同一深さの接点窓を夫々形成してソース/ドレイン領域を露出させると共に、該接点窓とは異なる深さの接点窓を形成してゲート領域を露出させる。次に回路基板上にバリア層を形成する。さらに該バリア層の上にキャパシタを接続するための接点窓及びそれの金属接続領域のみを覆う第2の誘電層を形成する。そして、他プロセスを追加することなく回路基板上に金属層を形成して相互接続する。
Claim (excerpt)：
埋め込みダイナミック・ランダム・アクセス・メモリの製作方法であって、ゲート及びソース/ドレイン領域を含む金属-酸化物-半導体と、そこに形成され平坦化された第1の誘電層と、を有する回路基板を提供し、前記第1の誘電層を貫通せず前記回路基板を露出させることなく、複数の金属接続領域を形成するように前記第1の誘電層のパターンを形成し、前記金属接続領域のうち第1の領域内にキャパシタを接続するための第1の接点窓を形成し、前記金属接続領域のうち第2の領域内にビットラインを接続するための第2の接点窓を形成して前記ソース/ドレイン領域が前記第1の接点窓及び前記第2の接点窓内で露出されるように、前記第1の誘電層のパターンを形成し、前記金属接続領域のうち第3の領域内に論理回路を接続するための第3の接点窓を形成して前記ゲートが前記第3の接点窓内で露出されるように、前記第1の誘電層のパターンを形成し、前記回路基板の上にバリア層を形成し、前記バリア層の上に第2の誘電層を形成し、前記キャパシタを接続するための前記第2の接点窓及び前記金属接続領域の前記第2の領域のみが前記第2の誘電層により覆われるように、前記第2の誘電層のパターンを形成し、前記回路基板の上に金属層を形成し、前記金属層及び前記バリア層を、エッチング停止手段として前記第1の誘電層と共に平坦化し、前記第1の接点窓及び前記第2の接点窓は同じ深さを有し、且つ、同じレベルで形成され、前記第3の接点窓は、前記第1及び第2の接点窓と異なる深さを有する、前記製作方法。
IPC (4)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 27/04 C
