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J-GLOBAL ID：200903070625578195

半導体装置の製造方法

Inventor： 長井 信孝
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 西村 征生
Gazette classification：公開公報
Application number (International application number)：2000166869
Publication number (International publication number)：2001351837
Application date： Jun. 02, 2000
Publication date： Dec. 21, 2001
Summary：

【要約】【課題】 目合わせ用マークが不透明性の金属膜で覆われている場合でも、目合わせに制約を受けることなくデバイスサイズの縮小化を図る。【解決手段】 開示される半導体装置の製造方法は、基板1上に導電膜あるいは絶縁膜から成る薄膜を形成し、フォトリソグラフィ法による目合わせを繰り返えしてDRAMを製造する場合、第3フォトレジスト膜30をマスクとしてキャパシタ上部電極膜としての不透明性の窒化チタン膜14Aを除去した後、第1層層間絶縁膜7を介して基板1上の目合わせ用マーク26に目合わせして形成した第4フォトレジスト膜31を用いてキャパシタ上部電極14を形成する。

Claim (excerpt)：

半導体基板上に導電膜あるいは絶縁膜から成る薄膜を形成し、フォトリソグラフィ法による目合わせを繰り返えすことにより前記薄膜を所望の形状にパターニングして、前記半導体基板上にメモリセルトランジスタとキャパシタとから構成されるメモリセルを形成する半導体装置の製造方法であって、前記半導体基板上の素子形成領域及びその他の領域にそれぞれ前記メモリセルトランジスタの主要部及び目合わせ用マークを同時に形成する目合わせ用マーク形成工程と、前記半導体基板の全面に層間絶縁膜を形成し、前記目合わせ用マークに目合わせして形成したフォトレジスト膜で前記層間絶縁膜を覆った後、該フォトレジスト膜をマスクとして前記層間絶縁膜を選択的に除去して前記メモリセルトランジスタの所望の拡散領域を露出させるコンタクトホールを形成し、次に該コンタクトホールにキャパシタコンタクトを形成するキャパシタコンタクト形成工程と、前記キャパシタコンタクトに接続されるキャパシタを形成するために前記層間絶縁膜上に、キャパシタ下部電極膜、キャパシタ絶縁膜及びキャパシタ上部電極膜を順次に形成する薄膜形成工程と、前記キャパシタ上部電極膜の前記目合わせ用マークの上部領域を除いて他のフォトレジスト膜で前記層間絶縁膜を覆った後、該フォトレジスト膜をマスクとして前記キャパシタ上部電極膜を選択的に除去して前記層間絶縁膜を露出させるキャパシタ上部電極膜除去工程とを含むことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/027 ,  H01L 27/108 ,  H01L 21/8242

FI (2)：

H01L 21/30 520 B ,  H01L 27/10 621 B

F-Term (17)：

5F046EA15 ,  5F046EA18 ,  5F046EA19 ,  5F046EB01 ,  5F046FC01 ,  5F083AD22 ,  5F083AD48 ,  5F083AD49 ,  5F083GA09 ,  5F083MA06 ,  5F083MA17 ,  5F083NA01 ,  5F083PR03 ,  5F083PR21 ,  5F083PR22 ,  5F083PR28 ,  5F083PR39