Pat

J-GLOBAL ID：200903070888294604

半導体集積回路の設計方法及び装置

Inventor： 内野 琢 ,  室伏 真佐子
Applicant, Patent owner： 株式会社東芝
Agent (1)： 三好 秀和 (外3名)
Gazette classification：公開公報
Application number (International application number)：1997124378
Publication number (International publication number)：1998321725
Application date： May. 14, 1997
Publication date： Dec. 04, 1998
Summary：

【要約】【課題】 各標準セルに供給される電圧の降下を考慮した設計を可能とする半導体集積回路の設計方法及び装置を提供することである。【解決手段】 セルライブラリに予め登録された複数の標準セルを組み合わせて設計を行う半導体集積回路の設計方法において、前記セルライブラリに前記標準セルの供給電圧に対する遅延時間を予め記述しておき、一旦決定された任意の標準セルの配置及びそれらの間の配線から各標準セルに供給される電圧を予測し、その予測された供給電圧から前記セルライブラリを参照して前記標準セル及びそれらを結ぶ配線の遅延時間を求め、その遅延時間が予め設定されているタイミング制約を違反すると判断された場合には所定の処理を施してタイミング違反を回避する。

Claim (excerpt)：

セルライブラリに予め登録された複数の標準セルを組み合わせることにより設計を行う半導体集積回路の設計方法において、前記セルライブラリには前記標準セルの供給電圧に対する遅延時間が記述されている半導体集積回路の設計方法であって、一旦決定された任意の標準セルの配置及びそれらの間の配線から各標準セルに供給される電圧を予測し、予測された供給電圧から前記セルライブラリを参照することにより前記標準セル及びそれらを結ぶ配線の遅延時間を求め、求められた遅延時間が予め設定されているタイミング制約を違反すると判断された場合には所定の処理を施すことを特徴とする半導体集積回路の設計方法。