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J-GLOBAL ID：200903070911857719
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
早瀬 憲一
Gazette classification：公開公報
Application number (International application number)：1992225120
Publication number (International publication number)：1994053162
Application date： Jul. 30, 1992
Publication date： Feb. 25, 1994
Summary：
【要約】【目的】 コンタクトホール形成時に位置ズレが発生してもゲート電極とコンタクトホール内の電極とが短絡しない半導体装置の製造方法を提供する。【構成】 層間絶縁膜(SiO2 )8堆積前に、基板1とゲート電極3a間上にSiN膜12及びPoly-Si膜13を堆積しておき、Poly-Si膜13をコンタクトホールエッチング時のエッチングストッパとし作用させ、SiN膜12を上記Poly-Si膜13を酸化するときの下地基板1の酸化防止膜とし作用させる。【効果】 コンタクトホールが位置ズレしてもゲートと短絡しないため、コンタクトホールとゲート間に位置合わせを考慮した余裕をとる必要がなく、半導体装置の微細化に有利である。
Claim (excerpt)：
ゲート電極近傍の層間絶縁膜にコンタクトホールを設け、該コンタクトホールを介してトランジスタのソース・ドレイン領域と接続する電極を形成する工程を有する半導体装置の製造方法において、ゲート電極側面及び上面を酸化膜を用いて覆う第1の工程と、上記ゲート電極側面及び上面に形成された酸化膜を覆うようにして、該酸化膜よりも耐エッチング性の高い保護膜を堆積した後、層間絶縁膜を設ける第2の工程と、上記層間絶縁膜をエッチングしてコンタクトホールを開口する第3の工程と、上記コンタクトホール底面の保護膜を選択的に除去する第4の工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4)：
H01L 21/28
, H01L 21/90
, H01L 21/336
, H01L 29/784
