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J-GLOBAL ID：200903070944583223
レイアウトの検証方法およびその装置
Inventor：
Applicant, Patent owner：
Agent (1)：
滝本 智之 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995036823
Publication number (International publication number)：1996235232
Application date： Feb. 24, 1995
Publication date： Sep. 13, 1996
Summary：
【要約】【目的】 矩形で構成されるマスクパターンの疑似デザインルールエラーの修整及びエラーを修整したマスクパターンの検証を目的とする。【構成】 矩形で構成されるマスクレイアウトで、スペーシングルールが定義された全ての矩形(または最小スペーシングだけ拡張された矩形)の水平(または垂直)方向に沿って矩形を分割するカットライン(スリット)を設定し、隣合うカットライン間に存在する隣合う矩形間の距離がデザインルールを守っているかどうかを調べ、スペーシングエラーを起こしている、カットラインで分割される前の矩形と矩形の位置を出力し、等電位で同一配線層の矩形間で最小スペーシングエラーを起こしている領域を矩形で埋めることで最小スペーシングエラーを修正し、エラーが修正された領域を記憶し、前記領域を最小スペーシングだけ拡張し、前記拡張された領域の矩形を抽出する。
Claim (excerpt)：
VLSI等の矩形で構成されるマスクレイアウトで、スペーシングルールが定義された全ての矩形または最小スペーシングだけ拡張された矩形の、水平または垂直方向に沿って矩形を分割するカットラインまたはスリットを設定するステップと、隣合うカットライン間に存在する隣合う矩形間の距離がデザインルールを守っているかどうかを調べるステップと、スペーシングエラーを起こしている、カットラインで分割される前の矩形情報を記憶しかつ、出力するステップとを備えたレイアウトの検証方法。
FI (3)：
G06F 15/60 658 A
, G06F 15/60 612 D
, G06F 15/60 666 S
